特許

J-GLOBAL ID：200903049475267480

メモリ制御装置

発明者： 田中 壮平
出願人/特許権者： キヤノン株式会社
代理人 (1件)： 大塚 康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-005224
公開番号（公開出願番号）：特開平6-214872
出願日： 1993年01月14日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】 受信データの書き込みのためのメモリアクセス、及びそのデータの出力を行うためのメモリアクセスがCPUに依存せずに高速に行え、且つ、その転送中にもCPUが外部デバイスへアクセスすることを可能にするメモリ制御装置を提供する。【構成】 SCSIコントローラ2或いはシルアル転送部3がDRAM6に対して書き込み或いは読み出しを行っているときで、CPU1がDRAM6に対してアクセスするとき、READY制御部7はCPU1に“L”レベルのREADY信号を出力し、ウェイト状態にする。

請求項（抜粋）：

第1のインターフェースから受信したデータをメモリに書き込み、当該メモリに書き込まれたデータを第2のインターフェースを介して出力するメモリ制御装置であって、装置全体の制御を行う制御手段と、所定周波数のクロック信号に基づいて異なる周波数のクロック信号を複数個発生するクロック信号発生手段と、該クロック信号発生手段から発生した信号に基づいて、前記第1、第2ののインターフェース、及び前記制御手段のいずれか一つを前記メモリと接続するための切り替え手段と、前記第1のインターフェース、或いは第2のインターフェースを介して前記メモリをアクセスしている場合であって、前記制御手段が前記が当該メモリに対してアクセスする場合、前記制御手段にウェイト信号を発生する手段とを備えることを特徴とするメモリ制御装置。