特許

J-GLOBAL ID：200903049475888671

パッチダウンブロック

発明者： 正垣 善弘 ,  久保山 晴弘 ,  小西 洋史 ,  佐瀬 貴郎 ,  岸本 英治 ,  山下 耕司 ,  植野 嘉章 ,  兵主 春彦 ,  松下 浩二
出願人/特許権者： 松下電工株式会社
代理人 (1件)： 佐藤 成示 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-157234
公開番号（公開出願番号）：特開平7-022102
出願日： 1993年06月28日
公開日（公表日）： 1995年01月24日
要約：

【要約】【目的】 パッチダウンブロックにおいて、結線を容易に且つ確実に行うことができるようにする。【構成】 多層体1の各層A〜Dの導電線k1〜k4、l1〜l4が立体交差する点に形成された各層を貫く挿入穴Hに接続ピンP1を挿入することにより、多層体1を構成する各層A〜Dに形成された導電線k1〜k4、l1〜l4間の電気的接続がなされるようにしている。

請求項（抜粋）：

1つまたは複数の導電線が存在する平板と前記平板上の導電線と交差する導電線が存在する他の平板からなる多層体を構成し、多層体の各層の導電線が立体交差する点に各層を貫く挿入穴を形成し、前記挿入穴に異なる層の導電線を選択的に接続させるための接続ピンを挿入することにより各層の導電線間の接続を形成するようにしたことを特徴としたパッチダウンブロック。

IPC (3件)：

H01R 11/01 ,  H04Q 1/14 ,  H05K 3/46