特許

J-GLOBAL ID：200903049501546148

論理回路およびこれを用いたデータ処理装置

発明者： 池田 光二 ,  田中 成弥 ,  島村 光太郎 ,  金川 信康 ,  堀田 多加志
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 富田 和子
公報種別：公開公報
出願番号（国際出願番号）：特願平7-333772
公開番号（公開出願番号）：特開平9-181590
出願日： 1995年12月21日
公開日（公表日）： 1997年07月11日
要約：

【要約】【課題】等価な2個の論理LSIをマスタ及びチェッカとして用いる冗長システムにおいて、故障の発生のみならず、信号値の一致していない信号線名がわかるようにすることで、故障診断を容易にした論理LSIを提供すること。【解決手段】マスタLSI11は処理結果の信号系列をピン112から出力する。該処理結果は、ピン122を通じてチェッカLSI12にも入力される。比較器26は論理回路24の処理結果と、マスタLSI11の処理結果との一致性を信号毎に判定し、その結果を記憶回路14に出力する。記憶回路14はこの比較結果を取り込み保持する。比較器26は一部にでも不一致を発見すると、その旨を記憶回路14に知らせる。また、ピン123を通じて外部に知らせる。記憶回路14は、不一致の発生していた時の信号線毎の比較結果(一致/不一致)を保持し続ける。この記憶回路14の内容をピン124を通じて観測する。

請求項（抜粋）：

データの入力を受け付け、該入力されたデータに対し別途定められた演算処理を行い、その演算結果を示す信号系列(以下“自系信号系列”という)を出力する論理部と、所定の信号系列の入力を受け付け、該入力された信号系列(以下“他系信号系列”という)と上記自系信号系列とを比較し、当該比較の対象となっていた信号系列を構成する信号毎の比較結果を出力する比較部と、上記比較部が不一致を検出した場合における当該比較の対象となっていた信号系列についての当該信号系列を構成する信号毎の上記比較結果を記憶しこれを外部へ出力する記憶手段と、を有することを特徴とする論理回路。

IPC (3件)：

H03K 19/003 ,  G01R 31/28 ,  G01R 31/317

FI (4件)：

H03K 19/003 H ,  G01R 31/28 V ,  G01R 31/28 A ,  G01R 31/28 D