特許

J-GLOBAL ID：200903049530655894

整流器回路

発明者： クラウス アクサー
出願人/特許権者： エヌ・ベー・フィリップス・フルーイランペンファブリケン
代理人 (1件)： 杉村 暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-118979
公開番号（公開出願番号）：特開平5-211772
出願日： 1992年05月12日
公開日（公表日）： 1993年08月20日
要約：

【要約】【目的】 同じ導電型の電界効果トランジスタから構成でき、かつ小さい電圧降下と高い効率で整流できる整流器回路を得ることを目的としている。【構成】 通常オフのFET が交流電圧入力と直流電圧出力の間に配設され、このFET のゲートはFET の実効しきい値電圧を実質的に零に減少するようバイアスされている。この原理を用いてブリッジ整流器回路の構成が可能であり、このようにして非常に小さい電圧降下が得られる半波整流および全波整流の双方の実現が可能である。同時にゲートバイアスを発生する種々の回路も開示されている。

請求項（抜粋）：

2つの入力端子に印加すべき周期的に変化する入力電圧から、特に交流電圧から直流電圧を導く整流器回路であって、該回路が1つの入力端子と、直流電圧の1つのポールを構成する第1出力端子との間に配設されたその主電流通路を有する第1の通常オフの電界効果トランジスタ(FET) を具える整流器回路において、第1 FET(T1)のゲートが、そのゲートと第1 FET(T1)に接続された入力端子(1)との間に実質的に一定なバイアス電圧を発生するバイアス回路(V)に接続され、該バイアス電圧が第1 FET(T1)の実効しきい値電圧を減少することを特徴とする整流器回路。

IPC (2件)：

H02M 7/219 ,  H02M 7/21

引用特許：

審査官引用 (1件)

• 特開平1-318559