特許
J-GLOBAL ID：200903049544277787
同期型半導体メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-077237
公開番号（公開出願番号）：特開平6-290583
出願日： 1993年04月02日
公開日（公表日）： 1994年10月18日
要約：
【要約】【目的】同期型半導体メモリのCKEピンによるCLK制御回路を提供し、CLKのマスク及びCKEによる初段回路のパワーダウンモードの実現をはかる。【構成】図1に示す様に、2つの初段回路と、2つのワンショット信号発生回路より成る第1の制御回路と、D型フリップフロップ及びD型ラッチ回路とにより構成される第2の制御回路と、インバータ及びNAND回路より成る第3の制御回路とから構成される同期型半導体メモリのクロック制御回路であり、信号φ5のワンショット信号を内部主信号として用い、同一タイミングで発生するワンショット信号φ3 を第2の制御回路の同期クロックとして用い、さらに第2の制御回路の出力信号φ4 を主信号φ5 のイネーブル信号とし、信号φ2 ,φ4 及びφ6 を第3の制御回路の入力信号としてこの出力信号φ7 を他入力ピンのイネーブル信号として用いる構成としている。
請求項（抜粋）：
第1の外部入力基準信号CLK(クロック)と、前記第1の外部入力基準信号CLKを制御する第2の外部入力信号CKE(クロックイネーブル)と、第3の外部入力信号RAS(ロウアドレスストローブ信号)と、第4の外部入力信号CAS(カラムアドレスストローブ信号)と、第5の外部入力信号WE(ライトイネーブル信号)と、第6の外部入力信号CS(チップセレクト信号)と、第7の外部入力信号群A0 〜AN (アドレス入力信号群)と、第8の外部入出力信号群DQ0 〜DQM (入出力データ信号群)と、電源端子,接地端子とを有し、前記第1の外部入力基準信号CLKの立ち上りエッジに同期して、前記第3,第4及び第5の外部入力信号であるRAS,CAS,WEを入力して、各々のハイレベル、又はロウレベルの組み合わせにより、制御命令を決定し、前記第6の外部入力信号CSのレベルにより、前記制御命令の有効,無効を決定し、前記制御命令の入力時に、必要に応じて前記第7の外部入力信号群A0 〜AN および前記第8の外部入出力信号群DQ0 〜DQM を前記制御命令入力と同様に前記第1の外部入力基準信号CLKの立ち上りエッジに同期して入力する同期型のランダムアクセスメモリにおいて、前記第1の外部入力基準信号CLKを入力信号とする第1の初段回路と、前記第2の外部入力信号CKEを入力信号とする第2の初段回路と、前記第1の初段回路の出力信号φ1 と、前記第2の初段回路の出力信号φ2 と、前記第1の出力信号φ1 を入力信号の1つとする第1の制御回路と、前記第2の出力信号φ2 を入力信号の1つとする第2の制御回路とを有し、前記第1の制御回路の一部を、前記第1の外部入力基準信号CLKの立ち上りエッジによって発生するワンショット信号発生回路とすることを特徴とする同期型の半導体メモリ。
IPC (2件)：
G11C 11/401
, G11C 11/417
G11C 11/34 362 C
, G11C 11/34 305
