特許
J-GLOBAL ID：200903049547308403
テストモードエントリ用のマルチクロック動作を有する半導体メモリ
発明者：
,
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-205847
公開番号（公開出願番号）：特開平6-119797
出願日： 1991年08月16日
公開日（公表日）： 1994年04月28日
要約：
【要約】 (修正有)【目的】 通常動作モードを有するとともに特別テストモードのような特別動作モードを備える。【構成】 特別動作モードのエントリを表す単一のモード開始信号の受取りに応答して出力端にイネーブル信号が供給されないようにする。即ち、テストモードイネーブル回路29は一連のフリップフロップ90,92を有しており、各フリップフロップは別の端子へ印加される特定の論理レベルと共に過電圧条件の検知によりクロック動作され、内部テストイネーブル信号を発生する。複数個の特別テストモードに対して複数個の一連のフリップフロップを設けることが可能である。付加的な特徴としては、装置のパワーアップ期間中にテストモードへのエントリをロックアウトするパワーオンリセット回路40が設けられている。
請求項（抜粋）：
通常動作モードを有すると共に、イネーブル信号によってイネーブルされる特別動作モードを有する集積回路において、特別動作モードへのエントリを表わすモード開始信号を受取る第一端子が設けられており、前記第一端子へ結合された入力端を具備すると共に前記第一端子において複数個の前記モード開始信号を受取ることに応答して前記イネーブル信号を供給する出力端を具備するイネーブル回路が設けられており、前記イネーブル回路は、前記第一端子において単一のモード開始信号を受取ることに応答してその出力端において前記イネーブル信号が供給されることがないような態様で構成されていることを特徴とする回路。
IPC (2件)：
G11C 29/00 303
, G06F 11/22 310
