特許

J-GLOBAL ID：200903049565442320

薄膜型の静電放電保護構造を有するマイクロエレクトロニクス・デバイス

発明者： ジェームズ・ダブリュー・ヒヴレー
出願人/特許権者： エルエスアイ ロジック コーポレーション
代理人 (1件)： 湯浅 恭三 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-018763
公開番号（公開出願番号）：特開平9-321220
出願日： 1997年01月31日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】 集積回路をESDから保護すること。【解決手段】 集積回路(14)が実装された基板(12)の上に、導電性のグランド又は電力面と、ESD保護層(22)とが、形成される。ハンダ・ボールなどの端子(24a、24b)が、基板上に形成され、デバイスに電気的に接続される。保護層は、その一部分が端子と面との間に配置されて、垂直方向の放電経路を定義する。保護層は、ESD現象の間に端子に印加される静電電位によって放電経路において導電性になり、静電電位を、端子から面にシャントする。

請求項（抜粋）：

マイクロエレクトロニクス・デバイスがその上に形成されている基板と、前記基板の上に形成された導電性部材と、前記基板の上に形成された静電放電(ESD)保護層と、前記基板の上に形成され前記デバイスに電気的に接続された端子と、から構成される集積回路において、前記保護層は、その一部分が前記端子と前記導電性部材との間に配置され放電経路を定義するようにパターニングされ、前記保護層は、通常は誘電性であるが、ESD事象の間には前記端子に印加される静電電位によって前記放電経路において一時的に導電性になり、前記静電電位を前記端子から前記導電性部材にシャントすることを特徴とする集積回路。

IPC (2件)：

H01L 27/04 ,  H01L 21/822