特許

J-GLOBAL ID：200903049570558913

遅延回路

発明者： 柳 川 寿 道 ,  貝 塚 眞 生 ,  佐 藤 宏
出願人/特許権者： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-030331
公開番号（公開出願番号）：特開平5-199088
出願日： 1991年02月25日
公開日（公表日）： 1993年08月06日
要約：

【要約】【目的】 半導体集積回路において正確な遅延時間を得るための遅延回路を得る。【構成】 本発明の遅延回路は、入力される制御信号により遅延時間を変化でき、入力されたクロック信号(CLK)をその遅延時間だけ遅延させて出力する第1の遅延手段(DLY1)と、前記制御信号の入力により遅延時間を変化でき、入力信号(IN)をその遅延時間だけ遅延させて出力する第2の遅延手段(DLY2)と、前記クロック信号(CLK)を論理処理した信号の位相と、前記第1の遅延手段から出力される遅延されたクロック信号の位相とを比較し、その比較結果に応じた位相制御信号を発生し、前記第1の遅延手段(DLY1)と前記第2の遅延手段(DLY2)に同時に前記各制御信号として加える位相比較手段(PHC)と、を備えるものとして構成される。

請求項（抜粋）：

入力される制御信号により遅延時間を変化でき、入力されたクロック信号をその遅延時間だけ遅延させて出力する第1の遅延手段と、前記制御信号の入力により遅延時間を変化でき、入力信号をその遅延時間だけ遅延させて出力する第2の遅延手段と、前記クロック信号を論理処理した信号の位相と、前記第1の遅延手段から出力される遅延されたクロック信号の位相とを比較し、その比較結果に応じた位相制御信号を発生し、前記第1の遅延手段と前記第2の遅延手段に同時に前記各制御信号として加える位相比較手段と、を備えることを特徴とする遅延回路。

IPC (2件)：

H03K 5/13 ,  H03K 5/135

引用特許：

審査官引用 (2件)

• 特開昭61-039722
  
• 特開昭63-046011