特許
J-GLOBAL ID：200903049580087749
半導体集積回路とその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平7-253895
公開番号（公開出願番号）：特開平9-097852
出願日： 1995年09月29日
公開日（公表日）： 1997年04月08日
要約：
【要約】【課題】 バイポーラ素子とMOS素子とを共存した集積回路において、Nチャンネル型MOS素子のバックゲート抵抗を減少させる。【解決手段】 基板25表面にN+埋め込み層26を形成する。基板25の上に第1のエピタキシャル層37と第2のエピタキシャル層38を形成する。第1と第2のエピタキシャル層37、38を分離して複数の島領域21を形成する。第2のエピタキシャル層38のN型層をバックゲートとしてPチャンネル型MOS素子22を、第2のエピタキシャル層38表面に形成したPウェル領域34をバックゲートとしてNチャンネル型MOS素子23を形成する。Pウェル領域34は第1と第2のエピタキシャル層37、38の境界に形成したP+埋め込み層27に接してバックゲート抵抗を減じる。
請求項（抜粋）：
一導電型の半導体基板と、前記半導体基板の表面に埋め込み形成した複数の逆導電型の埋め込み層と、前記基板の上に形成した逆導電型の第1のエピタキシャル層、及び前記第1のエピタキシャル層の上に形成した逆導電型の第2のエピタキシャル層と、前記第1と第2のエピタキシャル層を多数の島領域に分離する分離手段と、第1の島領域に形成した、一導電型のベース領域と、前記一導電型ベース領域の表面に形成した逆導電型のエミッタ領域と、第2の島領域の、前記第1と第2のエピタキシャル層の境界から上下方向に形成され、前記逆導電型の埋め込み層に到達する、一導電型の埋め込み層と、前記第2の島領域の表面から前記一導電型の埋め込み層に到達する、一導電型のウェル領域と、前記ウェル領域の上に、ゲート絶縁膜を挟んで位置する第1のゲート電極と、前記ゲート電極近傍の前記ウェル領域の表面に形成した、逆導電型のソース・ドレイン領域と、前記第2の島領域の上に、ゲート絶縁膜を挟んで位置する第2のゲート電極と、前記第2のゲート電極近傍の前記第2の島領域の表面に形成した、一導電型のソース・ドレイン領域と、を具備することを特徴とする半導体集積回路。
IPC (2件)：
H01L 21/8249
, H01L 27/06
