特許

J-GLOBAL ID：200903049594307415

誤り訂正確率を減らすエラー訂正回路、その方法及び前記回路を備える半導体メモリ装置

発明者： 任 容 兌
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2007-340739
公開番号（公開出願番号）：特開2008-165808
出願日： 2007年12月28日
公開日（公表日）： 2008年07月17日
要約：

【課題】誤り訂正確率を減らすエラー訂正回路、その方法及び前記回路を備える半導体メモリ装置を提供する。【解決手段】本発明によるエラー訂正回路は、ECCエンコーダ及びECCデコーダを備える。ECCエンコーダは、情報データ及び生成多項式に基づいて、h(2以上の整数)ビットエラー訂正が可能なシンドロームデータを発生させる。ECCデコーダは、情報データとシンドロームデータを含む符号データとに基づいて、情報データから最大(h-j)ビットのエラー位置を算出する単一モードで動作できる。ECCデコーダは、情報データとシンドロームデータを含む符号データとに基づいて、情報データから最大hビットのエラー位置を算出する第1動作モードまたは情報データから最大(h-j)ビットのエラー位置を算出する第2動作モードで動作できる。【選択図】図7

請求項（抜粋）：

情報データ及び生成多項式に基づいて、h(2以上の整数)ビットエラー訂正が可能なシンドロームデータを発生させ、前記情報データと前記シンドロームデータを含む符号データとを出力するECC(Error Check and Correction)エンコーダと、 前記符号データを受信するように接続され、第1動作モードで前記符号データに基づいて前記情報データから最大(h-j)ビットのエラー位置を算出するECCデコーダと、を備え、 前記jは、1以上の整数であることを特徴とするメモリ装置。

IPC (4件)：

G06F 12/16 ,  G06F 11/10 ,  G11C 29/42 ,  H03M 13/15

FI (5件)：

G06F12/16 320G ,  G06F11/10 330B ,  G06F12/16 320B ,  G11C29/00 631D ,  H03M13/15

Fターム (20件)：

5B001AA04 ,  5B001AB02 ,  5B001AC01 ,  5B001AD03 ,  5B001AE04 ,  5B018GA01 ,  5B018GA02 ,  5B018HA11 ,  5B018RA02 ,  5J065AC04 ,  5J065AD03 ,  5J065AD11 ,  5J065AG02 ,  5J065AG04 ,  5L106AA01 ,  5L106AA07 ,  5L106AA10 ,  5L106BB12 ,  5L106BB13 ,  5L106GG05

引用特許：

審査官引用 (5件)

• 縦及び横のパリティコードを有するデータフレームにおけるエラーを修正するシステム
  公報種別：公開公報   出願番号：特願平9-211256   出願人：エスジェエス-トムソンミクロエレクトロニクスソシエテアノニム
• 特開昭62-194745
  
• 特開平2-112032
  
• 特開昭62-194745
  
• 特開平2-112032