特許

J-GLOBAL ID：200903049598047370

半導体装置及びその製造方法

発明者： 国友 久彰 ,  増田 弘生 ,  佐藤 久子 ,  中村 高秀 ,  常野 克己 ,  青山 仁子
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平8-023619
公開番号（公開出願番号）：特開平9-219523
出願日： 1996年02月09日
公開日（公表日）： 1997年08月19日
要約：

【要約】【課題】 SOI型の半導体基板の特徴を積極的に利用した、固有のデバイス構造を開発することによって、半導体装置の特性を更に向上させ、ソース/ドレイン抵抗の低減、素子面積縮小、デバイスの高速化等を実現することが可能な技術を提供する。【解決手段】 ソース領域,ドレイン領域と接続する電極が素子形成領域内に埋め込まれソース領域,ドレイン領域と側面で接続する構造とする。【効果】 ソース領域,ドレイン領域と電極との接続が良好となりソース/ドレイン抵抗を低減することができる。加えて、電極接続のための領域が縮小されるため、素子形成面積を縮小することができる。

請求項（抜粋）：

半導体基板内部に設けた埋込絶縁層によって、半導体基板の素子形成領域と基体とを絶縁分離したSOI型半導体装置において、前記絶縁分離されたSOI型半導体基板の素子形成領域主面上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の側面を覆うサイドウォールの端部に規定され、前記埋込絶縁層に達する電極と、サイドウォール下部の素子形成領域に形成され前記電極と側面を接し、前記ゲート電極の両端下部に延びるソース領域,ドレイン領域とからなるFETを有することを特徴とする半導体装置。

IPC (3件)：

H01L 29/786 ,  H01L 27/12 ,  H01L 21/336

FI (4件)：

H01L 29/78 616 S ,  H01L 27/12 Z ,  H01L 29/78 616 K ,  H01L 29/78 621