特許

J-GLOBAL ID：200903049601386997

デジタルPLL回路

発明者： 田中 正人
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平4-032250
公開番号（公開出願番号）：特開平5-235751
出願日： 1992年02月19日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】 高性能で消費電力の少ないクロック再生用デジタルPLL回路を提供する。【構成】 デジタルPLL回路において、1マスタークロック毎に出力クロック位相を約360°ずつ進ませ、入力レベルの大きいデータエッジのあるときだけ位相差の演算を行い、また出力クロック周波数を偏移分だけにして、低消費電力化すると共に、入力にAGCを持たせ、さらにフリーランコントロールやリーク2次PLL特性を持たせて、高性能化する。

請求項（抜粋）：

アキュムレータより構成されるデジタルVCOの出力データの位相と、外部入力データの位相とを比較し、この比較結果を上記アキュムレータにフィードバックして、上記外部入力データのクロック再生を行うデジタルPLL回路において、このデジタルPLL回路に供給するマスタークロックを、再生されたクロックの周波数とほぼ等しい周波数としたデジタルPLL回路。

IPC (2件)：

H03L 7/06 ,  G11B 20/14 351

引用特許：

審査官引用 (3件)

• 特開昭63-229933
  
• 特開平4-017469
  
• 特開平1-296466