特許

J-GLOBAL ID：200903049603600520

半導体積層体の形成方法

発明者： 小田 克矢
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： ポレール特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2006-020513
公開番号（公開出願番号）：特開2007-201336
出願日： 2006年01月30日
公開日（公表日）： 2007年08月09日
要約：

【課題】本願の目的は、Si基板上に結晶性と表面モフォロジーの良い単結晶SiC層を形成することにある。【解決手段】本願の骨子は、Si層上にSiやSiCよりも融点の低いSiGe層と非晶質SiCを形成し、これら積層構造をSiGeの融点以上に加熱することにより、SiCとSi基板の間の歪みを緩和し、同時に非晶質SiCからの結晶化を行うことで、結晶性と表面諸フォジーが良好な単結晶SiC層を形成する。【選択図】図1

請求項（抜粋）：

単結晶基板上に、前記単結晶基板よりも融点の低く且つ単結晶である第1の半導体薄 膜を形成する工程 前記第1の半導体薄膜上に前記単結晶基板と格子定数が異なり且つ前記第1の半導体薄 膜よりも融点が高い半導体材料からなる第2の半導体薄膜を形成する工程、 前記第1の半導体薄膜の融点よりも高い温度で加熱し前記第2の半導体薄膜を単結晶となす工程、を有することを特徴とする半導体積層体の形成方法。

IPC (4件)：

H01L 21/20 ,  H01L 21/205 ,  C30B 29/36 ,  C30B 1/04

FI (4件)：

H01L21/20 ,  H01L21/205 ,  C30B29/36 A ,  C30B1/04

Fターム (64件)：

4G077AA03 ,  4G077BE08 ,  4G077CA03 ,  4G077CA08 ,  4G077ED06 ,  4G077EF02 ,  4G077HA12 ,  4G077JA03 ,  4G077JB07 ,  5F045AA03 ,  5F045AB06 ,  5F045AC01 ,  5F045AC05 ,  5F045AC08 ,  5F045AD06 ,  5F045AD09 ,  5F045AD10 ,  5F045AD11 ,  5F045AD12 ,  5F045AD14 ,  5F045AD15 ,  5F045AD16 ,  5F045AD17 ,  5F045AE15 ,  5F045AE17 ,  5F045AE19 ,  5F045AE21 ,  5F045AE23 ,  5F045BB12 ,  5F045CA05 ,  5F045CA10 ,  5F152AA08 ,  5F152BB01 ,  5F152BB02 ,  5F152BB06 ,  5F152CC08 ,  5F152CD09 ,  5F152CD13 ,  5F152CE03 ,  5F152CE05 ,  5F152CE07 ,  5F152EE15 ,  5F152EE16 ,  5F152FF11 ,  5F152FF21 ,  5F152FF23 ,  5F152FF29 ,  5F152LL03 ,  5F152LL18 ,  5F152LN02 ,  5F152LN03 ,  5F152LN16 ,  5F152LN21 ,  5F152MM04 ,  5F152MM05 ,  5F152MM06 ,  5F152MM10 ,  5F152NN03 ,  5F152NP02 ,  5F152NP03 ,  5F152NP04 ,  5F152NP13 ,  5F152NQ02 ,  5F152NQ09