特許

J-GLOBAL ID：200903049606851957

半導体装置の製造方法

発明者： 小西 淳一 ,  鈴木 章徳 ,  貴島 正人 ,  三輪 直樹
出願人/特許権者： 株式会社リコー
代理人 (1件)： 野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平9-311179
公開番号（公開出願番号）：特開平11-135788
出願日： 1997年10月27日
公開日（公表日）： 1999年05月21日
要約：

【要約】【課題】 拡散層とゲート電極上のシリサイド膜がショートしない効果をもつ半導体装置を形成する簡便で制御性のよい製造方法を提供する。【解決手段】 シリコン基板21上にゲート酸化膜22を介して、中央層に高不純物濃度ポリシリコン膜34、上側及び下側に通常不純物濃度ポリシリコン膜33をもつゲート電極を形成する。ゲート電極を酸化して、第1のシリコン酸化膜36a,36bを形成する。酸化膜36a,36bを除去した後、第2のシリコン酸化膜28を堆積し、エッチバックによりゲート電極25上面と高濃度拡散層31の基板を露出させるとともに、サイドウォール39を形成する。サイドウォール39側面には、窪み37が反映され、窪み40が形成される。その後成膜されたチタン膜32は窪み40で不連続となる。

請求項（抜粋）：

サリサイドプロセスを含む半導体装置の製造方法において、多結晶シリコン膜の深さ方向の一部の層が不純物濃度の高い状態となったゲート電極を形成し、前記ゲート電極の多結晶シリコンを酸化することによって前記ゲート電極側面に凹凸形状をもつシリコン酸化膜を形成し、前記ゲート電極を含む基板上に絶縁膜を形成し、異方性エッチングにより前記ゲート電極上面とソース・ドレイン領域の基板を露出させるとともに、前記ゲート電極側面に凹凸形状をもつ前記絶縁膜からなるサイドウォールを形成し、前記ゲート電極を含む基板上に高融点金属膜を形成し、加熱処理をして前記高融点金属膜をシリサイド化してシリサイド膜を形成し、未反応の前記高融点金属膜を除去する工程を含むことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301 ,  H01L 21/28 ,  H01L 21/283

FI (4件)：

H01L 29/78 301 Y ,  H01L 21/28 301 R ,  H01L 21/28 301 T ,  H01L 21/283 C