特許

J-GLOBAL ID：200903049629151405

半導体装置及びその製造方法

発明者： 勝部 雅樹
出願人/特許権者： 富士通株式会社
代理人 (1件)： 北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平7-005996
公開番号（公開出願番号）：特開平8-195443
出願日： 1995年01月18日
公開日（公表日）： 1996年07月30日
要約：

【要約】【目的】 SOI基板を用いた半導体装置において、正負両極性のESDサージ電圧に対して優れた放電能力を持つ半導体装置、及び、このような半導体装置を、製造工程を大幅に増加せずに製造する半導体装置の製造方法を提供する。【構成】 P型のSOI基板に形成された半導体素子を保護する保護素子は、半導体基板に形成された第1のN型ソース拡散層と、その内部に設けられた第2のN型ソース拡散層と、第1のN型ドレイン拡散層と、その内部に設けられた第2のN型ドレイン拡散層と、ソース領域とドレイン領域の上方の半導体層からなるゲート電極とを有するN型MOSトランジスタと、半導体基板に形成されたN型拡散層の内部に設けられたP型ソース拡散層と、P型ドレイン拡散層と、ソース領域とドレイン領域の上方の半導体層からなるゲート電極とを有するP型MOSトランジスタとを有する。

請求項（抜粋）：

P型の半導体基板と、前記P型半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層に形成された半導体素子と、前記半導体素子を保護する保護素子とを有する半導体装置において、前記保護素子は、前記半導体基板に形成された第1のN型ソース拡散層と前記第1のN型ソース拡散層の内部に設けられ前記第1のN型ソース拡散層よりも浅い第2のN型ソース拡散層とからなるソース領域と、前記半導体基板に形成された第1のN型ドレイン拡散層と前記第1のN型ドレイン拡散層の内部に設けられ前記第1のN型ドレイン拡散層よりも浅い第2のN型ドレイン拡散層とからなるドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上の前記絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上の前記半導体層からなるゲート電極とを有するN型MOSトランジスタと、前記半導体基板に形成されたN型拡散層とN型拡散層の内部に設けられ前記N型拡散層よりも浅いP型ソース拡散層からなるソース領域と、前記N型拡散層の内部に設けられ前記N型拡散層より浅いP型ドレイン拡散層からなるドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上の前記絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上の前記半導体層からなるゲート電極とを有するP型MOSトランジスタとを有することを特徴とする半導体装置。

IPC (7件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/12 ,  H01L 29/78 ,  H01L 29/786

FI (4件)：

H01L 27/08 321 H ,  H01L 27/04 H ,  H01L 29/78 301 K ,  H01L 29/78 613 Z