特許
J-GLOBAL ID：200903049652029528
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (11件)：
前田 弘
, 小山 廣毅
, 竹内 宏
, 嶋田 高久
, 竹内 祐二
, 今江 克実
, 藤田 篤史
, 二宮 克也
, 原田 智雄
, 後藤 高志
, 井関 勝守
公報種別：公開公報
出願番号（国際出願番号）：特願2003-006078
公開番号（公開出願番号）：特開2004-221263
出願日： 2003年01月14日
公開日（公表日）： 2004年08月05日
要約：
【課題】電力損失が少なく、信頼性の高い半導体装置およびその製造方法を提供する。【解決手段】炭化珪素基板10の上に、p型のpウェル領域12およびn型のドリフト領域13を有する第1炭化珪素層11と、コンタクトホール15を有する第2炭化珪素層14とが設けられている。第2炭化珪素層14の端部と第1炭化珪素層11のうちその下に位置する部分とにはn型のコンタクト領域17が設けられている。蓄積型チャネル層16の上にはゲート絶縁膜19およびゲート電極20が設けられており、炭化珪素基板10の下面上にはドレイン電極21が設けられている。本発明では、コンタクトホール15がテーパー状になっており、その側面および下面の上にソース電極18が設けられている。【選択図】 図1
請求項（抜粋）：
半導体基板と、
第1炭化珪素層と、
上記第1炭化珪素層の上に設けられた第2炭化珪素層と、
上記第2炭化珪素層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記第1炭化珪素層のうち上記ゲート電極の側方の領域に設けられた第1導電型のウェル領域と、
上記第1炭化珪素層のうち上記ウェル領域の側方および下方を囲む領域に設けられた第2導電型のドリフト領域と、
上記第2炭化珪素層の少なくとも一部に設けられた第2導電型のチャネル領域と
上記第2炭化珪素層を貫通して上記ウェル領域に到達し、下方に向かって順テーパー状の側面を有するコンタクトホールと、
上記コンタクトホールの側面から、上記コンタクトホールの底面に露出する上記ウェル領域の上に亘って設けられた第1オーミック電極と、
上記半導体基板の下面上に設けられた第2オーミック電極と
を備える半導体装置。
IPC (2件)：
FI (5件)：
H01L29/78 652T
, H01L29/78 653Z
, H01L29/78 658A
, H01L29/78 658G
, H01L29/78 658Z
