集積回路出力バッファのグランド・バウンスを減らすためのシステム並びに方法

発明者：
出願人/特許権者：
代理人 (1件)：鈴木喜三郎 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願平6-501507
公開番号（公開出願番号）：特表平8-501909
出願日： 1993年05月27日
公開日（公表日）： 1996年02月27日
要約：

【要約】出力バッファ回路のグラウンド・バウンスの量を減らすためのシステム並びに方法。本発明は、プルアップFETがオンになるまでに要する時間と、従って出力バッファ回路の出力信号がローからハイの状態に遷移するのに要する時間を制御する第1制御回路を含む。本発明はまた、プルダウンFETがオンになるまでに要する時間と、従って出力バッファ回路の出力信号がハイからローに遷移するのに要する時間を制御する第2制御回路を含むものである。第1及び第2の制御回路は各々、プルアップ及びプルダウンFETそれぞれに供給される電流の量を制御するためのFETを別に1個備えている。各追加FETは、その追加FETのしきい値以上である電圧基準信号によって駆動する。従って、追加FETは完全にオンにもオフにもなっているわけではないが、制御回路に抵抗を導入し、それによってプルアップ及びプルダウンFETに供給される電流の量を抑える。最終の出力FETに供給される電流の量が抑えられているため、オンになる時間が遅くなり、従って出力バッファ回路の切り替え時間が長くなる。その結果、出力バッファ回路によって導入されるグラウンド・バウンスの大きさは本発明によって大幅に低減される。

請求項（抜粋）：

特許請求の範囲は以下の通りである。1.(a)第1電源電圧を受け取るための第1端子と、 (b)第2電源電圧を受け取るための第2端子と、 (c)前記第1端子に連結されている第1電極と、前記バッファ回路の出力ノードに連結されている第2電極と、さらにゲートとを有するプルアップ・トランジスタであって、前記出力ノードでロジック・ハイの信号を供給するために動作可能な前記プルアップ・トランジスタと、 (d)前記第2端子に連結されている第1電極と、前記出力バッファ回路の前記出力ノードに連結されている第2電極と、さらにゲートとを有するプルダウン・トランジスタであって、前記出力ノードでロジック・ローの信号を供給するために動作可能な前記プルダウン・トランジスタと、 (e)前記プルアップ・トランジスタに連結された、第1制御回路であって、前記第1・第2端子間で直列接続されたドレイン・ソースの電流経路を有する複数のトランジスタであって、少なくともそのうちの1個のトランジスタがゲートから入力データ信号を供給され、さらに別の1個が前記ゲートから第1基準電圧レベルを供給される前記複数トランジスタと、前記2個のトランジスタ間のドレイン・ソース接続における出力端子であって、前記プルアップ・トランジスタのゲート電極に連結されている前記出力端子と、から成り、前記第1制御回路が遷移時間を長くするために前記プルアップ・トランジスタの前記ゲートに流れる電流を制御するように構成されていることを特徴とする前記第1制御回路と、 (f)前記プルダウン・トランジスタに連結された、第2制御回路であって、前記第1及び第2端子間で直列接続されているドレイン・ソースの電流経路を有する複数のトランジスタであって、少なくともそのうちの1個のトランジスタがゲートから入力データ信号を供給され、さらに別の1個はそのゲートから第2基準電圧レベルを供給される前記複数トランジスタと、前記2個のトランジスタ間のドレイン・ソース接続における出力端子であって、前記プルダウン・トランジスタのゲート電極に連結された前記出力端子と、から成り、前記第2制御回路が遷移時間を長くするために前記プルダウン・トランジスタの前記ゲートに流れる電流を制御するように構成されていることを特徴とする前記第2制御回路と、さらに (g)前記第1基準電圧レベルを生成するための電圧ジェネレータ回路であって、前記第1電源電圧に接続された第1pチャネル電界効果トランジスタ、前記第1pチャネル電界効果トランジスタに直列接続されてその直列接続点で第1ノードを形成する第1nチャネル・トランジスタ、さらに前記第1nチャネル電界効果トランジスタに接続されている第1端子と前記第2電源電圧に接続されている第2端子を有する抵抗装置と、第1及び第2電源電圧間に直列接続されて、その直列接続点で第2ノードを形成する第2pチャネル電界効果トランジスタ及び第2nチャネル電界効果トランジスタと、から成り前記第1基準電圧レベルを供給するために前記第1及び第2のpチャネル電界効果トランジスタが前記第1ノードに接続され、第3基準電圧レベルを供給するために前記第1及び第2のnチャネル・トランジスタのゲートが前記第2ノードに接続されていることを特徴とする前記第1基準電圧レベルを生成するための電圧ジェネレータ回路と、から成ることを特徴とする低グラウンド・バウンスの出力バッファ回路。2. 前記トランジスタがMOS電界効果トランジスタであることを特徴とする請求項1記載の出力バッファ回路。3. 前記第2基準電圧レベルが前記第1基準電圧レベルと同じであることを特徴とする請求項1記載の出力バッファ回路。4. 前記第2基準電圧レベルが前記第3基準電圧レベルであることを特徴とする請求項1記載の出力バッファ回路。5. 請求項1記載の出力バッファ回路であって、前記第1及び第2の制御回路が各々、 (a)前記第1端子に接続されている第1電極と、ゲートから供給される前記入力データ信号を有する第1電界効果トランジスタと、 (b)前記第1電界効果トランジスタの第2電極に接続されている第1電極と、前記出力端子に連結されている第2電極と、さらに前記第1基準電圧レベルを受け取るためのゲート電極とを有する第2電界効果トランジスタと、さらに (c)前記第2電界効果トランジスタの前記第2電極に接続されている第1電極と、前記第2端子に接続されている第2電極と、さらに前記入力データ信号を受信するためのゲート電極とを有する第3電界効果トランジスタと、から成ることを特徴とする前記出力バッファ回路。6. 請求項5記載の出力バッファ回路であって、前記入力データ信号を反転させるために、前記第1制御回路及び前記第2制御回路のうちの少なくとも1個の前記第1及び第3電界効果トランジスタのゲートに接続されているデータ・インバータから、さらに成ることを特徴とする前記出力バッファ回路。7. 請求項1記載の出力バッファ回路であって、前記第1及び第2の制御回路が各々、 (a)前記第1端子に接続されているソース電極と、さらにゲートから供給される前記入力データ信号とを有する第1電界効果トランジスタと、 (b)前記第1電界効果トランジスタのドレイン電極に接続されているソース電極と、前記出力端子に連結されているドレイン電極と、さらに前記第1基準電圧レベルを受け取るするためのゲート電極を有する第2電界効果トランジスタと、さらに (c)前記第2電界効果トランジスタの前記ドレイン電極に接続されているドレイン電極と、前記端子に連結されているソース電極と、さらに前記入力データ信号を受信するためのゲート電極を有する第3電界効果トランジスタと、から成ることを特徴とする前記出力バッファ回路。8. 請求項7記載の出力バッファ回路において、前記入力データ信号を反転させるために、前記第1制御回路及び前記第2制御回路の少なくとも1個の前記第1及び第3電界効果トランジスタのゲートに連結されているデータ・インバータから、さらに成ることを特徴とする前記出力バッファ回路。9. 請求項1記載の出力バッファ回路において、前記第1制御回路が、 (a)前記第1端子に接続されているソース電極と、ゲートから供給される前記入力データ信号と、さらに前記出力端子に接続されているドレイン電極とを有する第1電界効果トランジスタと、 (b)前記出力端子に接続されているドレイン電極と、さらに前記第1基準電圧レベルを受け取るためにゲート電極を有する第2電界効果トランジスタと、 (c)前記第2電界効果トランジスタのソース電極に接続されているドレイン電極と、前記第2端子に連結されているソース電極と、さらに前記入力データ信号を受信するためのゲートを有する第3電界効果トランジスタと、から成ることを特徴とし、さらに前記第2制御回路が、 (d)前記第1端子に接続されているソース電極と、さらにゲートから供給される入力データ信号とを有する第1電界効果トランジスタと、 (e)前記第1電界効果トランジスタのドレイン電極に接続されているソース電極と、前記出力端子に連結されているドレイン電極と、さらに前記第3基準電圧レベルを受け取るためのゲート電極を有する第3電界効果トランジスタと、さらに (f)前記第2電界効果トランジスタの前記ドレイン電極に接続されているドレイン電極と、前記端子に連結されているソース電極と、さらに前記入力データ信号を受信するためのゲート電極を有する第3電界効果トランジスタとから成ることを特徴とする前記出力バッファ回路。10.低グラウンド・バウンスの出力バッファ回路において、 (a)出力バッファ回路の出力ノードでロジック・ハイのデータ出力信号を生成するための第1手段と、 (b)出力バッファ回路の前記出力ノードでロジック・ローのデータ出力信号を生成するための、前記第1手段に連結されている第2手段と、 (c)前記第1手段への電流量を制御し、それによって前記第1手段をオンにするための第1遷移時間を調整するための、前記第1手段に連結されている第3手段と、 (d)前記第2手段への電流量を制御し、それによって前記第2手段をオンにするための第2遷移時間を調整するための、前記第2手段に連結されている第4手段と、さらに (e)2個のpチャネル電界効果トランジスタと2個のnチャネル電界効果トランジスタから成っており、前記第3及び第4手段に連結された、第1基準電圧信号を生成するための第5手段であって、そこにおいて前記第1基準電圧信号が、前記第3及び第4手段によって供給される前記電流量を制御する前記第5手段とから成ることを特徴とする前記低グラウンド・バウンスの出力バッファ回路。11.低グラウンド・バウンスの出力バッファ回路において、 (a)出力バッファ回路の出力ノードでロジック・ハイのデータ出力信号を生成するための第1手段と、 (b)出力バッファ回路の前記出力ノードでロジック・ローのデータ出力信号を生成するための、前記第1手段に連結されている第2手段と、 (c)前記第1手段への電流量を制御し、それによって前記第1手段をオンにするための第1遷移時間を調整するための、前記第1手段に連結されている第3手段と、 (d)前記第2手段への電流量を制御し、それによって前記第2手段をオンにするための第2遷移時間を調整するための、前記第2手段に連結されている第4手段と、さらに (e)2個のpチャネル電界効果トランジスタ及び2個のnチャネル電界効果トランジスタから成っており、前記第3及び第4手段に連結された、第1及び第2基準電圧信号を生成するための第5手段であって、そこにおいて前記第1基準電圧信号が前記第3手段によって供給される前記電流量を制御し、さらに前記第2基準電圧信号が前記第4手段によって供給される前記電流量を制御する前記第5手段と、から成ることを特徴とする前記低グラウンド・バウンスの出力バッファ回路。

IPC (4件)：

H03K 19/0175 , H03K 17/16 , H03K 17/687 , H03K 19/0185

FI (3件)：

H03K 19/00 101 F , H03K 19/00 101 D , H03K 17/687 F

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