特許
J-GLOBAL ID：200903049662011627
クロック同期回路
発明者：
出願人/特許権者：
代理人 (1件)：
宮園 純一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-327210
公開番号（公開出願番号）：特開平10-173641
出願日： 1996年12月06日
公開日（公表日）： 1998年06月26日
要約：
【要約】【課題】 比較用タイミング信号の調整を行い、入力受信信号と比較用タイミング信号との同期が確立できるクロック同期回路を提供する。【解決手段】 フリップフロップ402からの補正タイミング信号に従ってカウンタ408の位相を変化させることによって、カウンタ408からの出力タイミング信号(比較用タイミング信号)の位相を入力受信信号に対して微調整する。これにより入力受信信号と出力タイミング信号との同期が確実に取れるようになる。
請求項（抜粋）：
パルス符号として加えられる入力受信信号の変化点を検出する微分器と、入力されるクロック信号を計数して出力信号であるタイミング信号を発生するカウンタと、上記微分器の出力信号により上記タイミング信号をサンプリングする第1のフリップフロップと、前回サンプリングしたタイミング信号の値を保持する第2のフリップフロップと、上記カウンタを補正するタイミング信号を保持する第3のフリップフロップと、上記カウンタからの出力タイミング信号をサンプリングする第4のフリップフロップとを備え、上記補正タイミング信号に従って上記カウンタの位相を変化させることによって、該カウンタからの出力タイミング信号の位相を入力受信信号に対して1入力クロック分遅らせたり進めたりすると言う位相の微調整を行なうように構成したことを特徴とするクロック同期回路。
IPC (2件)：
FI (2件)：
H04L 7/02 B
, H03L 7/06 B
