特許
J-GLOBAL ID:200903049796001059

TFT基板及びその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 伊藤 充
公報種別:公開公報
出願番号(国際出願番号):特願2006-043767
公開番号(公開出願番号):特開2007-227440
出願日: 2006年02月21日
公開日(公表日): 2007年09月06日
要約:
【課題】TFT基板の製造工程の工程数を削減し、製造処理時間を短縮し、よって製造コストを大幅に低減でき、且つ、製造歩留りを向上させる方法を及びそのTFT基板を提供することを目的とする。【解決手段】ゲート配線及びゲート絶縁膜と、第1のシリコン層及び第2のシリコン層と、ソース・ドレイン配線及びソース・ドレイン電極と、前記ソース・ドレイン電極に電気的に接続された画素電極と、を具備したTFT基板であって、さらに、前記第1のシリコン層と、前記第2のシリコン層と、第1の金属膜と、層間絶縁膜と、前記層間絶縁膜のスルーホールを通して前記第1の金属膜と接続された透明電極層と、第2の金属膜と、の順に積層された積層膜を有し、前記積層膜の全部又は一部が 前記ソース・ドレイン電極であることを特徴とするTFT基板である【選択図】図8
請求項(抜粋):
ゲート配線及びゲート絶縁膜と、 第1のシリコン層及び第2のシリコン層と、 ソース・ドレイン配線及びソース・ドレイン電極と、 前記ソース・ドレイン電極に電気的に接続された画素電極と、 を具備したTFT基板であって、さらに、 前記第1のシリコン層と、 前記第2のシリコン層と、 第1の金属膜と、 層間絶縁膜と、 前記層間絶縁膜のスルーホールを通して前記第1の金属膜と接続された透明電極層と、 第2の金属膜と、 の順に積層された積層膜を有し、 前記積層膜の全部又は一部が 前記ソース・ドレイン電極であることを特徴とするTFT基板。
IPC (5件):
H01L 29/786 ,  H01L 21/336 ,  H01L 29/417 ,  H01L 23/52 ,  H01L 21/320
FI (7件):
H01L29/78 616K ,  H01L29/78 616U ,  H01L29/78 612D ,  H01L29/78 616V ,  H01L29/78 612C ,  H01L29/50 M ,  H01L21/88 R
Fターム (76件):
4M104AA01 ,  4M104AA08 ,  4M104AA09 ,  4M104BB14 ,  4M104BB16 ,  4M104BB36 ,  4M104BB39 ,  4M104DD37 ,  4M104DD64 ,  4M104FF13 ,  4M104GG09 ,  4M104GG20 ,  5F033GG04 ,  5F033HH08 ,  5F033HH10 ,  5F033HH17 ,  5F033HH18 ,  5F033HH20 ,  5F033HH38 ,  5F033JJ01 ,  5F033JJ17 ,  5F033JJ18 ,  5F033JJ20 ,  5F033JJ38 ,  5F033KK05 ,  5F033LL02 ,  5F033LL09 ,  5F033MM05 ,  5F033MM08 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ19 ,  5F033VV06 ,  5F033VV15 ,  5F033WW04 ,  5F033XX33 ,  5F110AA16 ,  5F110BB01 ,  5F110CC07 ,  5F110DD02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE37 ,  5F110EE44 ,  5F110FF03 ,  5F110FF30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG24 ,  5F110GG45 ,  5F110HK04 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HK25 ,  5F110HK33 ,  5F110HK35 ,  5F110HL03 ,  5F110HL04 ,  5F110HL07 ,  5F110HL12 ,  5F110HL23 ,  5F110HM02 ,  5F110HM12 ,  5F110HM19 ,  5F110NN04 ,  5F110NN24 ,  5F110NN35 ,  5F110NN71 ,  5F110NN72 ,  5F110QQ02 ,  5F110QQ05 ,  5F110QQ09
引用特許:
出願人引用 (7件)
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