特許

J-GLOBAL ID：200903049843709219

半導体集積回路装置

発明者： 山田 泰正
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-344723
公開番号（公開出願番号）：特開平10-188598
出願日： 1996年12月25日
公開日（公表日）： 1998年07月21日
要約：

【要約】【課題】半導体メモリ内蔵の半導体集積回路装置において、バーンイン試験用パターンの開発工数およびメンテナンス工数を削減する。【解決手段】外部から入力される基準クロック信号CLKに同期してワード線およびビット線を選択制御する半導体メモリ内蔵の半導体集積回路装置において、外部から入力される基準クロック信号CLKの入力電圧と予め内部設定された基準電位とを比較しこの基準電位以上の入力電圧を検知しその検知結果を出力する入力電圧検知回路2を備え、パルス発生回路4が、入力電圧検知回路2の出力により基準クロック信号CLKを内部パルス信号として出力する。

請求項（抜粋）：

ワード線およびビット線に接続されたメモリセルを配列するメモリセルアレイ部と、一定のパルス幅をもつ内部パルス信号を発生するパルス発生手段と、を有し、前記内部パルス信号に同期して前記ワード線およびビット線を選択制御する半導体メモリ内蔵の半導体集積回路装置において、外部から入力された信号の入力電圧または電源電圧と予め内部設定された基準電位とを比較しこの基準電位以上の入力電圧または電源電圧を検知し、その検知結果に対応して前記内部パルス信号のパルス幅を外部制御信号のパルス幅に切り換えることを特徴とする半導体集積回路装置。

IPC (3件)：

G11C 29/00 657 ,  G01R 31/28 ,  G11C 11/413

FI (3件)：

G11C 29/00 657 B ,  G01R 31/28 B ,  G11C 11/34 341 D