特許

J-GLOBAL ID：200903049849353262

半導体装置およびその製造方法

発明者： 上垣内 岳司 ,  白田 理一郎 ,  杉前 紀久子
出願人/特許権者： 株式会社東芝
代理人 (7件)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-350030
公開番号（公開出願番号）：特開2004-186316
出願日： 2002年12月02日
公開日（公表日）： 2004年07月02日
要約：

【課題】不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減し、各領域のトランジスタの機能を向上させる。【解決手段】不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の三領域でゲート絶縁膜21a 、21b の厚さを2種類にした。【選択図】 図1

請求項（抜粋）：

不揮発性メモリのセルアレイ領域、周辺回路トランジスタが形成された高電圧系回路領域および低電圧系回路領域を有する半導体装置において、 前記セルアレイ領域のトランジスタのゲート絶縁膜および前記高電圧系回路領域のトランジスタのゲート絶縁膜として同時に形成された第1のゲート絶縁膜と、 前記低電圧系回路領域のトランジスタのゲート絶縁膜として形成され、前記第1のゲート絶縁膜よりは膜厚が薄い第2のゲート絶縁膜 とを具備することを特徴とする半導体装置。

IPC (8件)：

H01L21/8247 ,  H01L21/76 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (5件)：

H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371 ,  H01L27/08 321D ,  H01L21/76 L

Fターム (41件)：

5F032AA35 ,  5F032AA77 ,  5F032CA03 ,  5F032CA17 ,  5F032CA23 ,  5F032CA24 ,  5F032CA25 ,  5F032DA01 ,  5F032DA33 ,  5F032DA78 ,  5F032DA80 ,  5F048AB01 ,  5F048AC03 ,  5F048BB05 ,  5F048BB12 ,  5F048BB16 ,  5F048BE02 ,  5F048BG01 ,  5F048BG13 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP56 ,  5F083EP77 ,  5F083GA28 ,  5F083JA04 ,  5F083NA01 ,  5F083NA06 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR53 ,  5F083PR54 ,  5F083ZA07 ,  5F101BA01 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD35 ,  5F101BD36 ,  5F101BH21