特許

J-GLOBAL ID：200903049853190734

フィルタ回路

発明者： 寿 国梁 ,  楊 維康 ,  ウィワット・ウォンワラウィパット ,  高取 直 ,  山本 誠
出願人/特許権者： 株式会社鷹山 ,  シャープ株式会社
代理人 (1件)： 山本 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平4-337987
公開番号（公開出願番号）：特開平6-164320
出願日： 1992年11月24日
公開日（公表日）： 1994年06月10日
要約：

【要約】【目的】 ホールド誤差を最小値に抑え得るフィルタ回路を提供することを目的とする。【構成】 各乗算回路M1〜M16の乗数をシフトレジスタSRに保持しておき、乗数を循環させることにより同一乗算回路で異なる乗数の乗算を順次実行するものである。

請求項（抜粋）：

連続的なアナログ入力データを時系列で複数保持し、この時系列データに乗数を乗じて積算するフィルタ回路において;入力データを保持する複数のホールド回路と;各ホールド回路に対応して設けられ、かつ各ホールド回路の出力が入力された乗算回路と;各乗算回路に対応した複数のデータエリアを有し、かつ各データエリアのデータが乗数として各乗算回路に入力されたシフトレジスタであって、各データエリアのデータは隣接データエリアに転送されるとともに終端まで転送されたときに始端に戻されるようになっているシフトレジスタと;各乗算回路の出力の総和を算出する加算回路と;を備えていることを特徴とするフィルタ回路。

引用特許：

審査官引用 (3件)

• 特開昭52-004144
  
• 特開昭61-222313
  
• 特開平3-217112