特許
J-GLOBAL ID：200903049864817364
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-105224
公開番号（公開出願番号）：特開平9-293788
出願日： 1996年04月25日
公開日（公表日）： 1997年11月11日
要約：
【要約】【課題】CMOS半導体装置を製造するためのマスク数を削減すること。【解決手段】nMOSトランジスタ形成領域NmAとその近傍上に開口を有するフォトレジスト膜107を使用して注入エネルギーを変化させることによりPウェル注入層108,しきい値制御注入層109を形成し、ソース・ドレイン注入層112-1,112-2を形成する。従来は単一のマスクを用いてウェルとソース・ドレインを形成できなかった。CMOSを形成するマスク数を2枚低減できる。
請求項（抜粋）：
半導体基板の一主表面に選択的に素子分離絶縁領域を形成することによりnMOSトランジスタ形成領域及びpMOSトランジスタ形成領域を区画する工程と、前記nMOSトランジスタ形成領域及びpMOSトランジスタ形成領域の表面をそれぞれゲート絶縁膜を介して選択的に被覆するnMOSゲート電極及びpMOSゲート電極を形成する工程と、前記pMOSトランジスタ形成領域とその近傍を含む領域上に第1の開口を有する第1のマスクを形成したのち前記第1の開口部のゲート絶縁膜,pMOSゲート電極及び素子分離絶縁領域をそれぞれ透過させて第1のN型不純物を導入してNウェルを形成する第1のイオン注入を行ない前記ゲート絶縁膜のみを透過させて第1のP型不純物を導入してP型ソース・ドレイン領域を形成する第2のイオン注入を行なうpMOSトランジスタ形成工程と、前記nMOSトランジスタ形成領域とその近傍を含む領域上に第2の開口を有する第2のマスクを形成したのち前記第2の開口部のゲート絶縁膜、nMOSゲート電極及び素子分離絶縁領域をそれぞれ透過させて第2のP型不純物を導入してPウェルを形成する第3のイオン注入を行ない前記ゲート絶縁膜のみを透過させて第2のN型不純物を導入してN型ソース・ドレイン領域を形成する第4のイオン注入を行なうnMOSトランジスタ形成工程と、層間絶縁膜を堆積し前記P型ソース・ドレイン領域及びN型ソース・ドレイン領域にそれぞれ達する第1のコンタクト孔並びに前記素子分離絶縁領域を貫通してNウェル及びPウェルにそれぞれ達する第2のコンタクト孔を形成する工程と、前記P型ソース・ドレイン領域,N型ソース・ドレイン領域,Nウェル及びPウェルにそれぞれ接続する第1乃至第4の配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/8238
, H01L 27/092
