特許
J-GLOBAL ID：200903049879941150
半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-207612
公開番号（公開出願番号）：特開平7-065600
出願日： 1993年08月23日
公開日（公表日）： 1995年03月10日
要約：
【要約】【目的】 テストモード時の多ビット出力をテストする回路を簡単に構成でき、かつ消費電力を低減できる半導体メモリ装置を提供する。【構成】 差動増幅器PiとPPiとの間に振幅制限回路10iを接続し、ノーマルモードでのデータ読出時に振幅制限回路10iを動作させてリードデータバスの信号の振幅を抑え、テストモード時には、振幅制限回路10iを非活性化することにより、リードデータバスの信号の振幅をノーマルモード時より大きくして、NAND回路56によるテスト回路を簡単にし、動作する差動増幅器の数を減少させることにより縮退数が増えるに従って増加する消費電流を抑える。
請求項（抜粋）：
メモリセルから読出された小振幅の複数の読出データを中振幅差動信号を経て大振幅信号に徐々に増幅して出力部に出力するデータバスを備えた半導体メモリ装置において、テストモードのデータ読出時に、前記メモリセルから読出された小振幅信号の読出データを一度に大振幅信号に増幅し、縮退ビットの読出データの一致または不一致を判定するテスト回路に入力することを特徴とする、半導体メモリ装置。
IPC (2件)：
G11C 29/00 303
, G11C 11/409
