特許

J-GLOBAL ID：200903049881898750

不揮発性半導体記憶装置のメモリセルの形成方法

発明者： 小山 健一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平6-277455
公開番号（公開出願番号）：特開平8-139210
出願日： 1994年11月11日
公開日（公表日）： 1996年05月31日
要約：

【要約】【目的】 浮遊ゲートと制御ゲートの2層構造ゲートおよび素子分離酸化膜下に埋め込み不純物拡散層により形成したソース、ドレインを有するMOSFET構造からなる不揮発性半導体記憶装置において、メモリ素子自身が微細化した場合、素子の高集積化を容易にする。【構成】 シリコン基板1上にゲート酸化膜4を介して堆積させた浮遊ゲート用ポリシリコン膜をフォトレジスト膜6を用いたドライエッチングでゲート形状に加工する(図1(a))。シリコン基板1をドライエッチングで彫り込み、シリコン基板1の側壁を露出させた後、不純物をシリコン基板1に対して垂直にイオン注入し、シリコン基板1に埋め込み拡散層2を形成する(図1(b))。シリコン酸化膜8をシリコン基板1表面と浮遊ゲート・ポリシリコン5の表面に形成した後、素子表面に制御ゲート用ポリシリコン膜7を形成する(図1(c))。

請求項（抜粋）：

浮遊ゲートと制御ゲートの2層構造ゲートおよび素子分離酸化膜下に埋め込まれた不純物拡散層により形成されたソース、ドレインを有するMOSFET構造からなる不揮発性半導体記憶装置において、前記2層構造ゲートを有するデータ記憶部と、これに接続する前記制御ゲートと半導体基板露出部側壁との間で形成された直列選択トランジスタでメモリセルを形成する方法であって、前記浮遊ゲートを形成する多結晶半導体膜とその下のゲート酸化膜をフォトレジストを用いたドライエッチングにより加工する段階と、前記半導体基板を所定の深さ分だけドライエッチングで彫り込み該半導体基板の側壁を露出させた後、不純物を前記半導体基板にイオン注入して前記不純物拡散層を形成する段階と、前記制御ゲートを形成するゲート間絶縁膜および多結晶半導体膜を堆積し加工する段階を含む、不揮発性半導体記憶装置のメモリセルの形成方法。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434