特許
J-GLOBAL ID：200903049933421001
メモリアクセス制御装置
発明者：
出願人/特許権者：
,
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-111093
公開番号（公開出願番号）：特開平7-319756
出願日： 1994年05月25日
公開日（公表日）： 1995年12月08日
要約：
【要約】【目的】優先度の高い方のアクセスが連続しても、優先度の低い方の処理を定期的に行うことによって、優先度の低い方の処理を長時間中断させることなく、かつ優先度の高い方の処理の中断の度合いを少なくしてアクセス手段のパフォーマンスの低下を防ぐ。【構成】所定の優先度でRAM3にアクセス可能なMPU5と、MPU5の優先度よりも低い優先度でRAM3にアクセス可能なDMAコントローラと、DMAコントローラによるRAM3へのアクセス要求があったときに計時を開始するタイマー1と、タイマー1が所定の時間を計時するまではMPU5によるRAM3へのアクセス要求を優先し、タイマー1が所定の時間を計時したときにDMAコントローラによるRAMへのアクセス要求を優先すべく優先度を切り換えるバスアービター2とを具備する。
請求項（抜粋）：
所定の優先度で特定のメモリにアクセス可能な第1のアクセス手段と、この第1のアクセス手段の優先度よりも低い優先度で前記特定のメモリにアクセス可能な第2のアクセス手段と、第2のアクセス手段による前記特定のメモリへのアクセス要求があったときに計時を開始する計時手段と、この計時手段が特定の計時条件を満たすまでは第1のアクセス手段による前記特定のメモリへのアクセス要求を優先し、前記計時手段が特定の計時条件を満たしたときに第2のアクセス手段による前記特定のメモリへのアクセス要求を優先すべく優先度を切り換える制御手段と、を具備したことを特徴とするメモリアクセス制御装置。
IPC (2件)：
G06F 12/00 571
, G06F 13/362 510
