特許

J-GLOBAL ID：200903049961547975

位置合わせが改善された多層低温共焼成セラミック

発明者： ポール・エヌ・シェパード
出願人/特許権者： シーティーエス・コーポレーション
代理人 (1件)： 社本 一夫 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-073515
公開番号（公開出願番号）：特開2000-332156
出願日： 2000年03月16日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】 焼成中の外セラミック層の収縮を最小にする拘束コアを持つ低温共焼成セラミックアッセンブリ(LTCC)を提供する。【解決手段】 外セラミック層(12、18)は高密度回路構造部を有する。セラミックコア(15)は、幾つかのセラミック層(14、16)を含む。幾つかのバイア穴(28)が第1及び第2のセラミック層に配置されている。幾つかの低密度回路構造部(25、27)が、コアを形成するセラミック層に配置されている。外セラミック層はセラミックコアの上下に配置されている。外セラミック層は、バイア穴(28)及び高密度回路構造部(25、26)を有する。セラミック層にパターンをなして付けられた回路構造部は、抵抗器(27)、キャパシタ(25)、回路ライン(26)、バイア、インダクター(34)、又はボンドパッド(32)を含む。先ず最初にセラミックコアを炉内で焼成する。次いで、外層をセラミックコアに積層し、焼成する。セラミックコアは、焼成中の外セラミック層の収縮量を制御し、高密度回路構造部を外層に設けることができるようにする。

請求項（抜粋）：

高密度回路構造部を持つ多層低温共焼成セラミックアッセンブリにおいて、a)セラミックコアであって、a1)少なくとも第1セラミック層及び第2セラミック層、a2)前記第1及び第2のセラミック層に設けられた複数のバイア穴、及びa3)前記第1及び第2の層上に設けられた複数の低密度回路構造部を含む、セラミックコアと、b)前記セラミックコアが間に配置された少なくとも第3及び第4のセラミック層であって、b1)前記第3及び第4のセラミック層に設けられた複数のバイア穴、及びb2)前記第3及び第4のセラミック層上に設けられた複数の高密度回路構造部を含む、第3及び第4のセラミック層とを備えた、多層低温共焼成セラミックアッセンブリ。

IPC (4件)：

H01L 23/12 ,  B28B 11/00 ,  H01L 23/13 ,  H05K 3/46

FI (6件)：

H01L 23/12 N ,  H05K 3/46 H ,  H05K 3/46 Q ,  B28B 11/00 Z ,  H01L 23/12 C ,  H01L 23/12 B