特許

J-GLOBAL ID：200903049962909935

半導体集積回路およびこれを用いた半導体集積回路装置

発明者： 前野 秀史
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-354999
公開番号（公開出願番号）：特開2001-165999
出願日： 1999年12月14日
公開日（公表日）： 2001年06月22日
要約：

【要約】【課題】 スキャンレジスタの出力端子に直列シフトレジスタ用の直列配線が接続され容量素子となるため出力の遅延増大や消費電力増大を招いていた。【解決手段】 半導体集積回路は、スキャンテストを受ける論理回路と、各々が直列入力端子と直列出力端子を具備し、第1および第2の論理ゲートを含む複合ゲート回路、この出力をデータ入力端子に接続するフリップフロップ回路、およびこのデータ出力端子に第1の入力を接続するとともに第2の入力をSMB信号が入力する第2の接続端子に接続するゲート回路をこの順番で接続したスキャンレジスタ回路の複数個を直列接続して成るスキャンパス回路とを備え、第1の論理ゲートは第1の入力を被テスト論理回路に接続するとともにその第2の入力をSM信号が入力する第1の接続端子に接続し、かつ、第2の論理ゲートは第1の入力を第1の論理ゲートの出力に接続するとともにその第2の入力を直列入力端子に接続するものである。

請求項（抜粋）：

各々がOR-NAND複合ゲート回路、フリップフロップ回路、およびOR回路により構成された複数のスキャンレジスタ回路を有しこれらを直列接続することにより構成されたスキャンパス回路と、これを用いてテストされる被テスト論理回路とを備えた半導体集積回路において、上記OR-NAND複合ゲート回路におけるOR機能の第1の入力は上記被テスト論理回路に接続するとともにその第2の入力は第1のシフトモード信号により制御されており、当該NAND機能の入力は直列入力端子に接続するとともにその出力は上記フリップフロップ回路のデータ入力端子に接続し、さらに、上記OR回路の第1の入力には上記フリップフロップ回路の出力が接続するとともにその第2の入力は第2のシフトモード信号により制御されており、上記OR回路の出力は直列出力端子に接続することを特徴とする半導体集積回路。

Fターム (5件)：

2G032AA00 ,  2G032AB01 ,  2G032AK11 ,  2G032AK16 ,  2G032AL00