特許

J-GLOBAL ID：200903050048562135

半導体集積回路装置の設計方法および半導体集積回路装置

発明者： 佐藤 和弘
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岡田 和秀
公報種別：公開公報
出願番号（国際出願番号）：特願平10-238606
公開番号（公開出願番号）：特開2000-068383
出願日： 1998年08月25日
公開日（公表日）： 2000年03月03日
要約：

【要約】【課題】 4層以上での配線を行う際に、2層レイアウトでは問題にならなかった余分なヴィアを減らして、配線混雑を緩和し、配線効率の向上を行う。【解決手段】 幹線電源配線層としての高電位側電源配線層41および低電位側電源配線層42をスタンダードセル行13のセル内部高電位側電源配線層11およびセル内部低電位側電源配線層12に対してそれぞれヴィア71,61,51およびヴィア72,62,52を介して接続してある。セル内部高電位側電源配線層11の配線幅における最大電流密度をaw、ヴィア1個当たりの最大電流密度をav、ヴィアの個数をnとして、2*aw≦n*avの条件を満たす自然数nのうち最小値の個数のヴィアを設けてある。

請求項（抜粋）：

基本回路による複数のセルを配置し、この配置された複数のセル間を配線して所望の集積回路を形成する半導体集積回路装置の設計方法であって、セル内部電源配線層の配線幅および前記セル内部電源配線層と幹線電源配線層を接続するヴィアの最大電流密度に基づいて、必要とするヴィアの数を決定して、ヴィアの数を調整するようにした半導体集積回路装置の設計方法。

IPC (2件)：

H01L 21/82 ,  G06F 17/50

FI (2件)：

H01L 21/82 B ,  G06F 15/60 658 J

Fターム (17件)：

5B046AA08 ,  5B046BA06 ,  5B046JA00 ,  5B046JA03 ,  5F064AA03 ,  5F064AA04 ,  5F064CC12 ,  5F064EE02 ,  5F064EE15 ,  5F064EE16 ,  5F064EE23 ,  5F064EE27 ,  5F064EE32 ,  5F064EE42 ,  5F064EE52 ,  5F064EE60 ,  5F064HH12