特許

J-GLOBAL ID：200903050071212745

サンプルホールド回路及びその駆動方法及び液晶表示装置

発明者： 山田 想 ,  加藤 典司
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 阪本 清孝 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-230156
公開番号（公開出願番号）：特開平9-081078
出願日： 1995年09月07日
公開日（公表日）： 1997年03月28日
要約：

【要約】【目的】 多結晶シリコン(poly-Si)TFTの特性のばらつきに起因するオペアンプのオフセット電圧をキャンセル可能なサンプルホールド回路を得る。【構成】 多結晶シリコン(poly-Si)薄膜トランジスタで形成されオペアンプ107を有するスイッチドキャパシタ増幅回路において、前記オペアンプの一方の入力部と基準電位間に設けた第1のスイッチ手段(111,112)と、このスイッチ手段のオン・オフ制御を行う制御手段とによりオフセットキャンセル回路を形成し、前記オペアンプの他方の入力部と出力部間に並列に前記制御手段によりオン・オフ制御が行われる第2のスイッチ手段(109,110)を接続し、前記オペアンプの他方の入力部と基準電位間にオフセットキャンセル容量108を設け、前記第1及び第2のスイッチ手段は、前記制御手段により前記スイッチドキャパシタ増幅回路の非動作時にオン状態とし、動作時にオフ状態とする。

請求項（抜粋）：

一端がデータ供給線に接続された第1の薄膜トランジスタと、一端が基準電位である第2の薄膜トランジスタとを直列に接続し、各薄膜トランジスタのゲート電極に駆動回路からの正転出力と反転出力がそれぞれ印加するスイッチ回路と、多結晶シリコン(poly-Si)薄膜トランジスタで形成され2つの入力部を有するオペアンプと、一端が前記第1の薄膜トランジスタと第2の薄膜トランジスタの接続点に接続され、他端が前記オペアンプの入力部に接続された入力容量と、前記オペアンプの一方の入力部と出力部間に並列に接続されたフィードバック容量及び前記駆動回路の正転出力及び反転出力によりオン・オフ制御するスイッチング素子と、からなるスイッチドキャパシタ増幅回路を有し、前記オペアンプの一方の入力部と基準電位間に設けた第1のスイッチ手段と、このスイッチ手段のオン・オフ制御を行う制御手段とによりオフセットキャンセル回路を形成し、前記オペアンプの他方の入力部と出力部間に並列に前記制御手段によりオン・オフ制御が行われる第2のスイッチ手段を接続し、前記オペアンプの他方の入力部と基準電位間にオフセットキャンセル容量を設け、前記第1及び第2のスイッチ手段は、前記制御手段により前記スイッチドキャパシタ増幅回路の非動作時にオン状態とし、動作時にオフ状態とすることを特徴とするサンプルホールド回路。

IPC (3件)：

G09G 3/36 ,  G02F 1/133 550 ,  H04N 5/66 102

FI (3件)：

G09G 3/36 ,  G02F 1/133 550 ,  H04N 5/66 102 B