特許
J-GLOBAL ID：200903050124318575
不揮発性メモリの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-314802
公開番号（公開出願番号）：特開平6-163923
出願日： 1992年11月25日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】 消去時にソースラインに10V以上の高電圧を印加することを可能にする。【構成】 p型Si基板21上にSi熱酸化膜22,フローティングゲートとなる多結晶Si膜23およびSiN膜24から成る積層膜を形成してストライプ状にパターニングする。その後、ソースラインとなる領域をレジストパターン27でマスクしてBをイオン注入してチャネルストップ領域28を形成する。次に、レジストパターン27を除去して上記ストライプ状の積層膜をマスクとしてAsをイオン注入してソースラインおよびビットラインを形成する。こうして、p型拡散領域であるチャネルストップ領域28とソースラインのn型拡散領域29とが接触しないようにして、消去時にソースラインに10V以上の高電圧を印加することを可能にする。
請求項（抜粋）：
基板内に形成されて第1の方向に延在する隣接したビットラインとソースラインとの間における上記基板上に形成された島状のフローティングゲート、及び、このフローティングゲートを覆って上記第1の方向に直交する第2の方向に延在するワードラインを有するNOR型の不揮発性メモリの製造方法であって、上記基板上に酸化膜,上記フローティングゲートとなる多結晶シリコン膜および窒化シリコン膜を順次形成し、この形成された積層膜を上記第1の方向に延びるストライプ状のパターンに加工する工程と、上記基板上におけるソースラインとなる領域を覆うレジストパターンをホトリソグラフィによって形成し、このレジストパターンと上記積層膜とをマスクとして、上記基板上におけるビットラインとなる領域に上記積層膜に対して自己整合的にチャネルストップ領域形成用のイオン注入を行う工程と、上記レジストパターンを除去した後、上記第1の方向に延在するストライプ状の積層膜をマスクとしてこの積層膜に対して自己整合的に上記ビットラインおよびソースライン形成用のイオン注入を行う工程と、上記積層膜における窒化シリコン膜を耐酸化マスクとして選択酸化を実施することによって、上記積層膜が形成されていない箇所の表面に酸化膜を形成する工程を備えたことを特徴とする不揮発性メモリの製造方法。
IPC (3件)：
H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
