出力バッファ回路装置

発明者：
出願人/特許権者：
代理人 (1件)：青山葆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-282430
公開番号（公開出願番号）：特開平7-135456
出願日： 1993年11月11日
公開日（公表日）： 1995年05月23日
要約：

【要約】【目的】データ出力端子における信号レベルの切替速度を犠牲にすることなくスイッチングノイズを低減する。【構成】出力バッファ回路において並列接続された出力トランジスタ(3,4)のそれぞれを異なるタイミングにて駆動する遅延素子(6,7)を、上記出力トランジスタの形成とともに形成する。

請求項（抜粋）：

電源とグランドとの間に直列接続される第1導電型の第1トランジスタ及び第1導電型とは異なる第2導電型の第2トランジスタと、上記第2トランジスタに対して並列接続され上記第2トランジスタと同じ導電型である第3トランジスタと、上記第1トランジスタと上記第2トランジスタとの接続点及び上記第3トランジスタの一端子側に接続されるデータ出力端子と、上記第2トランジスタのゲート及び上記第3トランジスタのゲートに出力端子がそれぞれ接続されそれぞれの入力端子に供給される同一の入力信号の立上り時間又は立下り時間をそれぞれ個別に遅延するそれぞれの遅延手段とを備えた出力バッファ回路装置において、上記それぞれの遅延手段は上記入力端子と上記出力端子との間にそれぞれ抵抗値の異なる抵抗手段をそれぞれ有し、上記それぞれの抵抗手段は上記第3トランジスタのゲート及び上記第3トランジスタと並列接続されている上記第2トランジスタのゲートとともに形成される配線のそれぞれの配線抵抗であることを特徴とする出力バッファ回路装置。

IPC (5件)：

H03K 17/16 , H03K 5/02 , H03K 17/687 , H03K 19/0175 , H03K 19/003

FI (2件)：

H03K 17/687 F , H03K 19/00 101 F

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