半導体装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2007-136268
公開番号（公開出願番号）：特開2008-294111
出願日： 2007年05月23日
公開日（公表日）： 2008年12月04日
要約：

【課題】MONOS型不揮発性メモリの製造プロセスを大幅に変更することなく、1つの基板上に互いにメモリ機能の異なる複数種類のメモリを搭載する半導体装置を製造し、半導体装置の多機能化を実現することのできる技術を提供する。【解決手段】第1導体膜によりMONOSセルの選択用nMISの選択ゲート電極4mと、DRAMセルの選択用nMISのゲート電極4dと、FLASHセルのメモリMISの浮遊ゲート電極4fとを形成し、第2導体膜によりMONOSセルのメモリ用nMISのメモリゲート電極MGと、DRAMセルの容量電極11dと、FLASHセルのメモリMISの制御ゲート電極11fとを形成し、絶縁膜10b、電荷蓄積層CSLおよび絶縁膜10tからなる積層膜によりMONOSセルの電荷保持用絶縁膜、DRAMセルの容量絶縁膜およびFLASHセルの層間絶縁膜を形成することにより、半導体基板1に、MONOSセル、DRAMセルおよびFLASHセルを搭載する半導体装置を製造する。【選択図】図12

請求項（抜粋）：

半導体基板に第1メモリセル形成領域、第2メモリセル形成領域および第3メモリセル形成領域を有し、第1領域に選択ゲート電極を備える第1電界効果トランジスタを含み、前記第1領域とは異なる第2領域に前記第1電界効果トランジスタに隣接し、メモリゲート電極を備える第2電界効果トランジスタを含む不揮発性メモリセルを前記第1メモリセル形成領域に形成し、第3電界効果トランジスタと容量部とを含む揮発性メモリセルを前記第2メモリセル形成領域に形成し、制御ゲート電極と浮遊ゲート電極とを層間絶縁膜を介して上下に備える第4電界効果トランジスタを含む不揮発性メモリセルを前記第3メモリセル形成領域に形成する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法; (a)前記半導体基板の主面に素子分離部を形成する工程、 (b)前記半導体基板の主面にゲート絶縁膜を形成する工程、 (c)前記ゲート絶縁膜上に第1導体膜を堆積した後、レジストパターンをマスクとして前記第1および第2メモリセル形成領域の前記第1導体膜を加工して、前記第1メモリセル形成領域では前記第1領域の前記半導体基板の主面上に前記ゲート絶縁膜を介して前記第1導体膜からなる前記第1電界効果トランジスタの前記選択ゲート電極を形成し、前記第2メモリセル形成領域では前記半導体基板の主面上に前記ゲート絶縁膜を介して前記第1導体膜からなる前記第3電界効果トランジスタのゲート電極を形成する工程、 (d)前記(c)工程の後、前記第2メモリセル形成領域の前記容量部に位置する前記素子分離部の分離溝の内部の埋め込み絶縁膜の一部を除去する工程、 (e)前記(d)工程の後、前記半導体基板の主面上に絶縁膜を形成する工程、 (f)前記絶縁膜上に第2導体膜を堆積した後、前記第1メモリセル形成領域の前記第2導体膜を異方性エッチングにより加工して、前記第1電界効果トランジスタの前記選択ゲート電極の側壁に前記第2導体膜からなる前記第2電界効果トランジスタの前記メモリゲート電極を形成し、レジストパターンをマスクとして前記第2メモリセル形成領域の前記第2導体膜を加工して、前記第2導体膜からなる前記容量部の容量電極を形成する工程、 (g)前記(f)工程の後、前記第1メモリセル形成領域において、前記第1電界効果トランジスタの前記選択ゲート電極の側壁の片側に残る前記第2導体膜を除去する工程、 (h)前記(g)工程の後、前記第1メモリセル形成領域では前記第1電界効果トランジスタの前記選択ゲート電極と前記第2電界効果トランジスタの前記メモリゲート電極との間および前記第2電界効果トランジスタの前記メモリゲート電極下の前記絶縁膜、前記第2メモリセル形成領域では前記容量電極下の前記絶縁膜、および前記第3メモリセル形成領域では前記絶縁膜を残して、その他の領域の前記絶縁膜を除去する工程、 (i)前記(h)工程の後、レジストパターンをマスクとして前記第3メモリセル形成領域の前記第2導体膜、前記絶縁膜および前記第1導体膜を加工して、前記第4電界効果トランジスタの前記第2導体膜からなる前記制御ゲート電極、前記絶縁膜からなる前記層間絶縁膜、前記第1導体膜からなる前記浮遊ゲート電極を形成する工程。

IPC (10件)：

H01L 27/10 , H01L 21/824 , H01L 29/788 , H01L 29/792 , H01L 27/11 , H01L 27/115 , H01L 27/108 , H01L 21/823 , H01L 27/088 , H01L 27/06

FI (7件)：

H01L27/10 461 , H01L29/78 371 , H01L27/10 381 , H01L27/10 434 , H01L27/10 625B , H01L27/08 102C , H01L27/06 102A

Fターム (68件)：

5F048AA01 , 5F048AA09 , 5F048AB01 , 5F048AC01 , 5F048AC03 , 5F048AC10 , 5F048BA01 , 5F048BB06 , 5F048BB07 , 5F048BB08 , 5F048BB11 , 5F048BB12 , 5F048BB16 , 5F048BC06 , 5F048BC18 , 5F048BD05 , 5F048BE03 , 5F048BE04 , 5F048BF02 , 5F048BF06 , 5F048BF07 , 5F048BF11 , 5F048BF16 , 5F048BG13 , 5F048DA25 , 5F083AD10 , 5F083AD16 , 5F083AD60 , 5F083BS05 , 5F083BS17 , 5F083BS27 , 5F083BS46 , 5F083EP02 , 5F083EP18 , 5F083EP23 , 5F083EP36 , 5F083EP55 , 5F083EP63 , 5F083EP68 , 5F083ER21 , 5F083ER22 , 5F083GA18 , 5F083GA27 , 5F083JA04 , 5F083JA35 , 5F083JA39 , 5F083MA06 , 5F083PR37 , 5F083PR40 , 5F083PR42 , 5F083PR43 , 5F083PR44 , 5F083PR47 , 5F083PR49 , 5F083PR53 , 5F083PR54 , 5F083ZA06 , 5F083ZA14 , 5F101BA29 , 5F101BA36 , 5F101BA45 , 5F101BB04 , 5F101BB05 , 5F101BD07 , 5F101BD22 , 5F101BD30 , 5F101BE07 , 5F101BH21

引用特許：

出願人引用 (1件)

不揮発性半導体メモリおよびその製造方法
公報種別：公開公報出願番号：特願2001-013841 出願人：ヘイロエルエスアイデザインアンドディヴァイステクノロジーインコーポレイテッド

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