PLL回路

発明者： , , , , , ,
出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2008-151603
公開番号（公開出願番号）：特開2009-268047
出願日： 2008年06月10日
公開日（公表日）： 2009年11月12日
要約：

【課題】ディジタル回路で構成されるADPLLにおいて、位相差0近傍における位相差検出を改善することができる技術を提供する。【解決手段】基準信号VREFフィードバック信号VDIVとの位相及び周波数を比較するPFDと、PFDの出力をディジタル値に変換するTDCと、TDCの出力から高周波雑音成分を除去するDLFと、DLFの出力に基づいて制御されるDCOと、DCOの出力を分周しフィードバック信号VDIVを出力するDIVによりフィードバックループが構成される。フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号VDIVの位相が制御され、ロック時にもTDCに0ではない値が入力される。【選択図】図1

請求項（抜粋）：

基準信号とフィードバック信号との位相及び周波数を比較する位相周波数比較器と、前記位相周波数比較器の出力をディジタル値に変換する位相差ディジタル変換器と、前記位相差ディジタル変換器の出力から高周波雑音成分を除去するディジタルループフィルタと、前記ディジタルループフィルタの出力に基づいて制御されるディジタル制御発振器と、前記ディジタル制御発振器の出力を分周し、前記フィードバック信号を出力する分周器と、によりフィードバックループが構成されたPLL回路であって、前記フィードバックループのいずれかの箇所にオフセット値が加算され、前記フィードバック信号の位相が制御され、ロック時にも前記位相差ディジタル変換器に0ではない値が入力されることを特徴とするPLL回路。

IPC (1件)：

H03L 7/093

FI (1件)：

H03L7/08 E

Fターム (23件)：

5J106AA05 , 5J106BB01 , 5J106CC01 , 5J106CC21 , 5J106CC31 , 5J106CC41 , 5J106DD12 , 5J106DD13 , 5J106DD17 , 5J106DD23 , 5J106DD38 , 5J106DD42 , 5J106DD43 , 5J106DD44 , 5J106DD47 , 5J106DD48 , 5J106GG04 , 5J106GG05 , 5J106HH01 , 5J106HH02 , 5J106KK05 , 5J106KK25 , 5J106KK26

引用特許：

出願人引用 (2件)

米国特許第7123102号明細書
米国特許出願公開第2005/0116258号明細書

審査官引用 (2件)

位相同期回路
公報種別：公開公報出願番号：特願2004-376561 出願人：富士通アクセス株式会社
同期回路
公報種別：公開公報出願番号：特願平7-214584 出願人：株式会社東芝

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