特許

J-GLOBAL ID：200903050240262315

半導体素子及びその製造方法

発明者： 進藤 泰之
出願人/特許権者： 株式会社リコー ,  リコー応用電子研究所株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平4-190019
公開番号（公開出願番号）：特開平6-013409
出願日： 1992年06月24日
公開日（公表日）： 1994年01月21日
要約：

【要約】【目的】 入力ゲート容量を小さくしてトランジスタ性能を向上させ、更にセルフ・アラインメントにより(マスクを用いずに)チャネルとゲートを形成することにより、トランジスタの製作工程の簡素化を実現することができる半導体素子及びその製造方法を提供すること。【構成】 シリコン基板1上面の表層部に形成した-導電型の領域であるゲート領域2と、-導電型のゲート領域とは反対の導電型で該ゲート領域の側周面及び底面を包囲するチャネル領域3とを備え、該チャネル領域の一端部をソース領域とし、他方の端部をドレイン領域とした。

請求項（抜粋）：

シリコン基板上面の表層部に形成した-導電型の領域であるゲート領域と、該-導電型のゲート領域とは反対の導電型で該ゲート領域の側周面及び底面を包囲するチャネル領域とを備え、該チャネル領域の一端部をソース領域とし、他方の端部をドレイン領域としたことを特徴とする半導体素子。

IPC (3件)：

H01L 21/337 ,  H01L 29/808 ,  H01L 21/265

FI (2件)：

H01L 29/80 C ,  H01L 21/265 A