特許

J-GLOBAL ID：200903050303210558

半導体装置の製造方法

発明者： 峰地 輝
出願人/特許権者： 日本電気株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平11-284986
公開番号（公開出願番号）：特開2001-110913
出願日： 1999年10月06日
公開日（公表日）： 2001年04月20日
要約：

【要約】【課題】 イオン注入時に自然酸化膜を除去しておき、レジスト剥離工程等のシリコン基板表面が酸化され易い工程を省略可能な半導体装置の製造方法を提供する。【解決手段】 ゲート電極4が形成された後のS/Dエクステンション領域形成工程において、pMOS領域をレジスト5で覆い、nMOS領域にAsまたはPの低加速注入を行う。レジスト5を除去した後、カバー絶縁膜6を20nm程度堆積する。pMOS領域のみエッチバックによってカバー絶縁膜6を除去した後、レジストを除去することで、pMOS領域のゲート電極4に薄膜のサイドウォール7が形成され、nMOS領域にpMOSエクステンションを形成する際のイオン注入のハードマスク8が形成される。

請求項（抜粋）：

CMOSのシャローエクステンション拡散層形成工程におけるイオン注入時にハードマスクを用いかつこのハードマスクをnMOSのドーパントが外方拡散するのを抑制するための膜として用いるようにしたことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78

FI (2件)：

H01L 27/08 321 E ,  H01L 29/78 301 S

Fターム (18件)：

5F040DA00 ,  5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040EF02 ,  5F040FA07 ,  5F040FB02 ,  5F040FB04 ,  5F048AA09 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BC06 ,  5F048BG12 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30