特許

J-GLOBAL ID：200903050308345869

メモリデータ保護回路

発明者： 菊田 幸男
出願人/特許権者： 株式会社東芝
代理人 (1件)： 伊藤 進
公報種別：公開公報
出願番号（国際出願番号）：特願平4-300096
公開番号（公開出願番号）：特開平6-149682
出願日： 1992年11月10日
公開日（公表日）： 1994年05月31日
要約：

【要約】【目的】 MPUの暴走などに起因する記憶素子へのデータ書込禁止の解除を未然に防止することができるメモリデータ保護回路を提供する。【構成】 メモリデータ保護回路はMPU10とアどレスレコーダ12とを備える。MPU10は、ライト信号dとアドレスデータとを出力する。アドレスデコーダ12はアドレスデータに基づきメモリセレクト信号gとFFセレクト信号eとを出力する。メモリセレクト信号gは記憶素子11およびFF16に与えられ、FFセレクト信号eはNAND回路13に与えられる。NAND回路13はFFセレクト信号eとライト信号dに基づきクロック信号fを生成する。FF16はクロック信号fによって出力信号hを制御し、出力端子Qに保持する。出力信号hおよびライト信号dを用いる演算処理がNAND回路15で行われ、“H”または“L”を示すライトイネーブル信号iが記憶素子11に与えられる。

請求項（抜粋）：

外部で生成されたデータ、予め設定されている設定データなどのデータを記憶保持するRAM、EE-PROMなどの記憶素子へのデータの書込を制御するメモリデータ保護回路であって、前記記憶素子へのデータの書込を指示するためのライト信号およびこのデータの書込対象となる記憶素子を選択するためのメモリセレクト信号を生成する選択指示手段と、前記ライト信号およびメモリセレクト信号に基づき演算処理を施し、前記ライト信号および前記メモリセレクト信号がともにアクテイブであるときに出力端に第1の制御信号を保持し、前記メモリセレクト信号がアクテイブから非アクテイブに移行するときに出力端に第2の制御信号を保持する演算切替手段と、前記ライト信号がアクテイブでありかつ前記演算切替手段の出力端に第1の制御信号が保持されているときに、前記記憶素子の書込可能状態を設定するライトイネーブル信号を生成し、前記演算切替手段の出力端に第2の制御信号が保持されているときに、前記記憶素子の書込禁止状態を設定するライトイネーブル信号を生成する書込制御信号生成手段とを備えることを特徴とするメモリデータ保護回路。