特許
J-GLOBAL ID：200903050339397131
シミュレーション方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平6-199325
公開番号（公開出願番号）：特開平8-063509
出願日： 1994年08月24日
公開日（公表日）： 1996年03月08日
要約：
【要約】【目的】 ある遅延式を持つ設計システムで設計された部分を他の遅延式を持つ設計システムで設計された部分に組み込む際、組み込む部分全体を再キャラクタライズすることなく組み込むことができるようなシュミレーション方法を提供する。【構成】 エンデベッドアレイ型SOG LSI19を構成するマクロモジュール部18とゲートアレイ部17内の各論理ゲートごとの遅延時間を求め(ステップ101、ステップ103)、それらが格納された遅延ファイル1、2から各論理ゲートごとの遅延時間を読み出し(ステップ105)、これら読み出し結果をシュミレーションモデル上に書き込み(ステップ106)、遅延シュミレーションを行う(ステップ107)。
請求項（抜粋）：
少なくとも2以上の異なる設計システムで設計された複数の部分をいずれかの部分に組み込むチップ設計を行う際のシミュレーション方法において、前記組み込む部分の出力ゲートを、組み込まれる部分の設計システムでキャラクタライズし、前記組み込まれる部分の設計システムは、前記組み込む部分の入力ピンの容量情報を受け取って遅延シミュレーションを行うことを特徴とするシミュレーション方法。
IPC (2件)：
FI (3件)：
G06F 15/60 668 Z
, H01L 21/82 C
, H01L 21/82 W
