特許

J-GLOBAL ID：200903050339702988

半導体記憶装置

発明者： 緑川 剛 ,  早川 誠幸
出願人/特許権者： 株式会社東芝
代理人 (7件)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-303063
公開番号（公開出願番号）：特開2004-140164
出願日： 2002年10月17日
公開日（公表日）： 2004年05月13日
要約：

【課題】セルサイズの大型化を抑えてソフトエラー耐性を向上させることが困難であった。【解決手段】スタティックRAMは6個のトランジスタを有している。このスタティックRAMの記憶ノードND0、ND1にはトレンチキャパシタTC0、TC1が接続されている。【選択図】 図1

請求項（抜粋）：

第1の導電型の第1のトランジスタと、第2の導電型の第2のトランジスタと、第1導電型の第3のトランジスタと、第2導電型の第4のトランジスタとを有し、前記第1、第2のトランジスタの接続部及び前記第3、第4のトランジスタのゲート電極が第1の記憶ノードとされ、前記第3、第4のトランジスタの接続部及び前記第1、第2のトランジスタのゲート電極が第2の記憶ノードとされたラッチ部と、 前記第1の記憶ノードと第1のビット線とに接続され、ゲート電極がワード線に接続された第2導電型の第5トランジスタと、 前記第2の記憶ノードと第2のビット線とに接続され、ゲート電極が前記ワード線に接続された第2導電型の第6トランジスタと、 前記第1の記憶ノードに接続された第1のトレンチキャパシタと、 前記第2の記憶ノードに接続された第2のトレンチキャパシタと を具備することを特徴とする半導体記憶装置。

IPC (4件)：

H01L21/8244 ,  G11C11/41 ,  H01L27/10 ,  H01L27/11

FI (4件)：

H01L27/10 381 ,  H01L27/10 461 ,  H01L27/10 491 ,  G11C11/40 D

Fターム (13件)：

5B015HH04 ,  5B015JJ13 ,  5B015KA13 ,  5B015QQ11 ,  5F083AD15 ,  5F083BS27 ,  5F083BS38 ,  5F083GA09 ,  5F083LA01 ,  5F083NA01 ,  5F083ZA12 ,  5F083ZA13 ,  5F083ZA14