特許

J-GLOBAL ID：200903050341513009

半導体装置

発明者： 小野田 邦広 ,  榊原 純 ,  氷見 啓明
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平8-125795
公開番号（公開出願番号）：特開平9-312401
出願日： 1996年05月21日
公開日（公表日）： 1997年12月02日
要約：

【要約】【課題】SOI層の膜厚バラツキに起因するしきい値電圧のバラツキによる不具合を回避する。【解決手段】シリコン基板15上にポリシリコン膜16およびシリコン酸化膜17を介して薄膜SOI層18,21が形成され、薄膜SOI層18,21を用いてCMOS回路を構成している。PチャネルおよびNチャネルMOSFETに対向して不純物ドープトポリシリコン層28が配置され、各MOSFETのしきい値電圧を調整すべく電荷が蓄積されている。PチャネルおよびNチャネルMOSFETに対向して不純物ドープトポリシリコン層(30)がそれぞれ配置され、バイアス電圧切替回路は待機時には各MOSFETのしきい値電圧の絶対値を大きくすべき電位を印加し、動作時には同しきい値電圧の絶対値を小さくすべき電位を印加する。

請求項（抜粋）：

半導体基板上に絶縁体層を介して単結晶半導体層が複数形成され、該単結晶半導体層にてPチャネルMOSFETとNチャネルMOSFETよりなるCMOS回路を構成してなる半導体装置であって、少なくとも前記PチャネルおよびNチャネルMOSFETのチャネル領域に対向して配置され、前記各MOSFETのしきい値電圧を調整すべく電荷が蓄積される電荷蓄積用導電体層と、少なくとも前記PチャネルMOSFETのチャネル領域に対向して配置された第1の電極と、少なくとも前記NチャネルMOSFETのチャネル領域に対向して配置された第2の電極と、前記電荷蓄積用導電体層に電荷が蓄積された状態において、待機時には前記各MOSFETのしきい値電圧の絶対値を大きくすべき電位を前記第1および第2の電極に印加し、動作時には同しきい値電圧の絶対値を小さくすべき電位を前記第1および第2の電極に印加するバイアス電圧切替手段とを備えたことを特徴とする半導体装置。

IPC (4件)：

H01L 29/786 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/12

FI (4件)：

H01L 29/78 612 A ,  H01L 27/12 Z ,  H01L 27/08 321 D ,  H01L 29/78 626 C