特許

J-GLOBAL ID：200903050351129517

タイミング制限を受ける論理回路網の総電力を最小化するコンピュータ・ベースの方法

発明者： ウィルム・イー・ドナス ,  ウィング・キン・ルック ,  ドナルド・ティー・タング
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-128349
公開番号（公開出願番号）：特開平5-181933
出願日： 1992年05月21日
公開日（公表日）： 1993年07月23日
要約：

【要約】【目的】 VLSI回路において全システム・タイミング要件を維持しながら、電力レベルを最小にする。【構成】 総電力が最小化されるように、かつ論理回路網の出力時に到達時間要件が満たされるように、論理回路網の各回路に対する電力および/または遅延を割り当てる処理である。論理回路網の回路のサブセットは、論理回路網の総電力を最小化するために繰り返し電力増大310および電力減少308される。

請求項（抜粋）：

1以上の回路素子を含みタイミング制限を受ける論理回路網の総電力を最小化するコンピュータ・ベースの方法において、(a)全回路網遅延がDELTAだけ増大するように、かつ、総1次電力減少が最大化されるように回路網を電力減少させるステップと、(b)前記全回路網遅延が前記DELTAだけ減少するように、かつ、前記総1次電力増大が最小化されるように回路網を電力増大させるステップと、を含むことを特徴とする、タイミング制限を受ける論理回路網の総電力を最小化するコンピュータ・ベースの方法。

IPC (3件)：

G06F 15/60 360 ,  H01L 21/82 ,  H03K 19/0185

FI (3件)：

H01L 21/82 D ,  H01L 21/82 C ,  H03K 19/00 101 D

引用特許：

審査官引用 (1件)

• 特開昭61-283220