特許

J-GLOBAL ID：200903050362115267

半導体集積回路装置およびその製造方法

発明者： 一瀬 勝彦 ,  菊島 健一 ,  飯田 雅也 ,  佐藤 和重
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-050174
公開番号（公開出願番号）：特開平9-246396
出願日： 1996年03月07日
公開日（公表日）： 1997年09月19日
要約：

【要約】【課題】 情報処理部と情報記憶部が同一基板内に形成される半導体集積回路装置の動作速度とソフトエラー耐性および集積度を向上する。【解決手段】 半導体基板1の主面に形成した第1のMISFETQn1 ,Qp1 のソースおよびドレインを構成するp形半導体領域9,n形半導体領域14を、第2のMISFETQn2 ,Qp2 のp形半導体領域15,n形半導体領域16よりも、ゲート電極6の下部のチャネル領域の中央部寄りに形成し、第1のMISFETQn1 ,Qp1 のp形半導体領域9,n形半導体領域14の不純物濃度を、第2のMISFETQn2 ,Qp2 のp形半導体領域15,n形半導体領域16よりも、低くする。そして、第1のMISFETにより半導体集積回路装置の情報処理部を構成し、第2のMISFETにより半導体集積回路装置の情報記憶部を構成する。

請求項（抜粋）：

同一の半導体基板内に第1および第2のMISFETを有する半導体集積回路装置であって、前記第1および第2のMISFETは、第1導電形の半導体基板の主面上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側の前記半導体基板の主面に設けられた第2導電形の第1半導体領域と、前記第1半導体領域と前記ゲート電極の下部のチャネル領域との間に設けられ、前記第1半導体領域よりも不純物濃度の低い第2導電形の第2半導体領域と、前記第1半導体領域および前記第2半導体領域を取り囲むように設けられ、前記半導体基板よりも不純物濃度の高い第1導電形の第3半導体領域とを備え、前記第1のMISFETにおける前記第3半導体領域の不純物濃度は、前記第2のMISFETにおける前記第3半導体領域の不純物濃度より低く、かつ、前記第1のMISFETにおける前記第3半導体領域は、前記第2のMISFETにおける前記第3半導体領域よりも、前記ゲート電極の下部のチャネル領域の中央部寄りに形成されていることを特徴とする半導体集積回路装置。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 21/336

FI (2件)：

H01L 27/08 321 E ,  H01L 29/78 301 P