特許

J-GLOBAL ID：200903050398414163

電界効果トランジスタ及びその製造方法

発明者： 山下 良美
出願人/特許権者： 富士通株式会社
代理人 (2件)： 土井 健二 ,  林 恒徳
公報種別：公開公報
出願番号（国際出願番号）：特願2003-080241
公開番号（公開出願番号）：特開2004-288952
出願日： 2003年03月24日
公開日（公表日）： 2004年10月14日
要約：

【課題】HEMTにおいて、高濃度キャップ層も寄生抵抗を下げるための一手段ではあるが現状では100Ω/□と高く、更に寄生抵抗を下げたいという要求がある。また、ゲート長をフォトリソグラフィの限界以下にまで短縮することができないという課題がある。【解決手段】金属層上に絶縁層を形成した後で、基板を熱処理することで、バリア層と金属層との極めて低抵抗なオーミック接続を形成でき、寄生抵抗を大幅に下げることができる。また、電界効果トランジスタのゲート長をサイドウォールを利用して、フォトリソグラフィの限界寸法より更に短縮することができる。【選択図】図2

請求項（抜粋）：

基板上に化合物半導体からなるチャネル層及びバリア層が順次形成された電界効果トランジスタの製造方法であって、 前記バリア層上に金属層を形成する工程と、 前記金属層の上に第1の絶縁層を形成する工程と、 前記絶縁層と前記金属層の所定領域を除去し前記バリア層を露出させる工程と、 その後、基板上に第2の絶縁層を形成した後前記基板を熱処理する工程と、 前記露出されたバリア層と少なくとも一部でショットキー接合を形成するゲート電極を形成する工程とを有し、 前記熱処理工程は、前記ショットキー接合が破壊される温度以上であることを特徴とする電界効果トランジスタの製造方法。

IPC (7件)：

H01L21/338 ,  H01L21/26 ,  H01L21/28 ,  H01L29/47 ,  H01L29/778 ,  H01L29/812 ,  H01L29/872

FI (5件)：

H01L29/80 F ,  H01L21/28 301B ,  H01L29/80 H ,  H01L29/48 P ,  H01L21/26 F

Fターム (43件)：

4M104AA04 ,  4M104BB05 ,  4M104BB14 ,  4M104BB16 ,  4M104CC03 ,  4M104DD08 ,  4M104DD09 ,  4M104DD11 ,  4M104DD16 ,  4M104DD17 ,  4M104DD68 ,  4M104DD79 ,  4M104DD80 ,  4M104EE09 ,  4M104EE16 ,  4M104EE17 ,  4M104FF07 ,  4M104FF13 ,  4M104FF21 ,  4M104GG12 ,  4M104HH14 ,  5F102FA00 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GL04 ,  5F102GM04 ,  5F102GN04 ,  5F102GQ01 ,  5F102GR04 ,  5F102GS01 ,  5F102GS04 ,  5F102GT02 ,  5F102GT03 ,  5F102HC01 ,  5F102HC16 ,  5F102HC18 ,  5F102HC19 ,  5F102HC21