特許

J-GLOBAL ID：200903050405214779

半導体装置及びその検査方法

発明者： 江間 泰示
出願人/特許権者： 富士通株式会社
代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-100911
公開番号（公開出願番号）：特開2002-298588
出願日： 2001年03月30日
公開日（公表日）： 2002年10月11日
要約：

【要約】【課題】 キャパシタの蓄積電極がトランジスタのゲート端子に接続された回路を効率的に駆動することが可能な半導体装置を提供する。【解決手段】 半導体基板の表面上に配置された複数のセルの各々が、第1のトランジスタと第2のトランジスタとを含む。第1のトランジスタの第2の電流端子が第2のトランジスタのゲート端子に接続されている。第1のトランジスタの第1の電流端子にビットラインが接続され、ゲート端子にワードラインが接続されている。第2のトランジスタの第1の電流端子側に第1の配線が接続され、第2の電流端子側に第2の配線が接続されている。ビットラインが、第1の電圧の状態、及びそれよりも高圧の第2の電圧の状態のいずれかに設定される。第1の配線に、第1の電圧よりも高くかつ第2の電圧よりも低い電圧が印加される。電圧検出回路が、第2の配線に現れる電圧を検出する。

請求項（抜粋）：

半導体基板と、前記半導体基板の表面上に規則的に配置された複数のセルであって、該セルの各々が、第1のトランジスタと第2のトランジスタとを含み、該第1のトランジスタ及び第2のトランジスタが、共に第1の電流端子、第2の電流端子、及び両者間の導通状態を制御するゲート端子を有し、該第1のトランジスタの第2の電流端子が該第2のトランジスタのゲート端子に接続された前記セルと、前記複数のセルのうち一部のセルの第1のトランジスタの第1の電流端子に接続されたビットラインと、前記複数のセルのうち一部のセルの第1のトランジスタのゲート端子に接続されたワードラインと、前記複数のセルの少なくとも一部のセルの第2のトランジスタの第1の電流端子側に接続された第1の配線と、前記複数のセルのうち一部のセルの第2のトランジスタの第2の電流端子側に接続された第2の配線と、前記ビットラインを、第1の電圧の状態、及びそれよりも高圧の第2の電圧の状態のいずれかに設定することができるビットラインドライバと、前記第1の配線に、前記第1の電圧よりも高く、かつ前記第2の電圧よりも低い第3の電圧を発生させる第1の電圧発生回路と、前記第2の配線に、前記第3の電圧よりも高く、かつ前記第2の電圧以下の第4の電圧を発生させる第2の電圧発生回路と、前記第2の配線に現れる電圧を検出する電圧検出回路とを有する半導体装置。

IPC (5件)：

G11C 15/04 601 ,  G01R 31/28 ,  G11C 29/00 653 ,  H01L 21/8242 ,  H01L 27/108

FI (5件)：

G11C 15/04 601 A ,  G11C 29/00 653 ,  G01R 31/28 B ,  G01R 31/28 V ,  H01L 27/10 321

Fターム (18件)：

2G132AA08 ,  2G132AB01 ,  2G132AK07 ,  2G132AL11 ,  5F083AD24 ,  5F083AD48 ,  5F083AD56 ,  5F083AD62 ,  5F083JA35 ,  5F083JA36 ,  5F083KA02 ,  5F083NA08 ,  5F083PR34 ,  5F083PR40 ,  5F083ZA20 ,  5L106AA01 ,  5L106DD00 ,  5L106EE02