特許
J-GLOBAL ID：200903050408316963
ウエーハ上の特性不良チップのマーキング方法
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平8-131183
公開番号（公開出願番号）：特開平9-293762
出願日： 1996年04月26日
公開日（公表日）： 1997年11月11日
要約：
【要約】【課題】 特性不良チップのマーキング時間短縮【解決手段】 この方法は、必要とする半導体装置が形成されているチップ領域と、TEG領域やウエーハの周囲など製品が形成されていないチップ領域とを含むウエーハにおいて、TEG領域やウエーハの周囲など製品が形成されていないチップ領域に特性不良マークドット塗布するようにしたものである。
請求項（抜粋）：
必要とする半導体装置が形成されているチップ領域と、TEG領域やウエーハの周囲など製品が形成されていないチップ領域とを含むウエーハにおいて、TEG領域やウエーハの周囲など製品が形成されていないチップ領域に特性不良マークドット塗布するようにしたことを特徴とするウエーハ上の特性不良チップのマーキング方法。
IPC (2件)：
FI (2件)：
H01L 21/66 A
, H01L 21/02 A
