半導体集積回路装置

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-292820
公開番号（公開出願番号）：特開平6-151728
出願日： 1992年10月30日
公開日（公表日）： 1994年05月31日
要約：

【要約】【目的】半導体基板の第1の主面側から第2の主面側に電流を流す電力用のMOSFETと半導体基板の第1の主面側に形成された制御素子とを分離するためにトレンチ分離法を容易に適用する。【構成】N+ 型基体3上にN- 型エピタキシャル層2を有し、さらにその上にP型エピタキシャル層1を有して半導体基板を構成させ、半導体基板の第1の主面側から第2の主面側に電流を流す電力用のMOSFET38と半導体基板の第1の主面側に形成された制御素子36,37とを分離する素子分離に第1のトレンチ14aを用いる。また、MOSFET38のチャンネル領域20をP型エピタキシャル層1内において第2のトレンチ14bの側壁に形成する。

請求項（抜粋）：

半導体基板の第1の主面側から第2の主面側に電流を流す電力用の絶縁ゲート電界効果トランジスタと、前記半導体基板の第1の主面側に形成された、前記絶縁ゲート電界効果トランジスタを制御する制御素子と、前記絶縁ゲート電界効果トランジスタと前記制御素子とを分離する素子分離領域とを有する半導体集積回路装置において、前記半導体基板は、第1導電型の半導体基体と、前記半導体基体より低い不純物濃度を有して前記半導体基体上に形成された第1導電型の第1の半導体層と、前記第1の半導体層上に形成された第2導電型の第2の半導体層とを具備して構成され、前記素子分離領域は、前記第2の半導体層を貫通して前記第1の半導体層に達する第1のトレンチおよびその内面に形成された絶縁体層を有して構成され、前記絶縁ゲート電界効果トランジスタのチャンネル領域は前記第2の半導体層内の第2のトレンチの側壁に形成されていることを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 27/06 , H01L 21/331 , H01L 29/73

FI (2件)：

H01L 27/06 321 H , H01L 29/72

引用特許：

審査官引用 (5件)

特開平2-144971
特開昭54-125987
特開昭60-210861

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