特許
J-GLOBAL ID：200903050446421142
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平4-305443
公開番号（公開出願番号）：特開平6-162762
出願日： 1992年11月16日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】 多ビット化かつ実装面積の縮小化を可能にする。【構成】 アドレス/データセレクション11が第3の基準クロック信号/DIOSに同調してアドレス信号入力・データ入出力兼用端子DA0〜DA8からの入力をアドレスバッファ1,2とデータ入出力バッファ8a,10aとに切換接続することにより、アドレス信号入力・データ入出力兼用端子DA0〜DA8がアドレス信号入力端子とデータ入出力信号端子とを兼用するため、端子数が極めて少なくなり、多ビット化かつ実装面積の縮小化を可能にする。
請求項（抜粋）：
複数個のメモリセルを有するメモリセルアレイと、行アドレス信号を取り込むタイミングを図る第1の基準クロック信号を入力する第1の基準クロック信号端子と、列アドレス信号を取り込むタイミングを図る第2の基準クロック信号を入力する第2の基準クロック信号端子と、前記行および列アドレス信号に対応して前記複数個のメモリセルのうち任意の複数個のメモリセルを選択するメモリセル選択手段と、前記選択されたメモリセルにデータの読み出しおよび書き込みを行うデータ入出力手段とを備えた半導体記憶装置であって、データを入力および出力する複数個のデータ入出力専用端子と、アドレス信号を入力するとともにデータを入力および出力する複数個のアドレス信号入力・データ入出力兼用端子と、第3の基準クロック信号を入力する第3の基準クロック信号端子と、前記第3の基準クロック信号に同調して前記アドレス信号入力・データ入出力兼用端子からの入力を前記メモリセル選択手段と前記データ入出力手段とに切換接続する切換手段とを設けたことを特徴とする半導体記憶装置。
IPC (2件)：
G11C 7/00 311
, G11C 11/401
