特許

J-GLOBAL ID：200903050461922581

中央処理装置のデータシフト回路

発明者： 谷平 久光 ,  長堀 和雄 ,  中野 連利
出願人/特許権者： 富士通株式会社 ,  富士通コミユニケーシヨン・システムズ株式会社
代理人 (1件)： 大菅 義之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-040298
公開番号（公開出願番号）：特開平5-134848
出願日： 1991年03月06日
公開日（公表日）： 1993年06月01日
要約：

【要約】 (修正有)【目的】 本来のデータ幅でのシフトとその倍のデータ幅でのシフトを可能としたデータシフト回路を実現する。【構成】 本来のデータ幅の倍のデータ幅に対応するビット数のシフトを可能とするシフタ20と、シフト対象となるデータを格納したレジスタR0 〜R3 で構成されるレジスタ部21と、レジスタ部21とシフタ20との間に介在し、レジスタ指定信号の入力とともに、倍のデータ幅でのシフト要求信号が選択的に入力し、倍のデータ幅でのシフト要求時には、指定されたレジスタのデータとこれに予め定められた関係で関連付けられた他のレジスタのデータとをシフタ20の上位ビットと下位ビットにそれぞれ分けて入力させ、本来のデータ幅でのシフト時には、指定されたレジスタのデータをシフタ20の上位ビットと下位ビットにそれぞれ入力させるデータ制御手段22とを備えている。

請求項（抜粋）：

本来のデータ幅でのシフトとその倍のデータ幅でのシフトの両方を可能とする中央処理装置のデータシフト回路において、本来のデータ幅の倍のデータ幅に対応するビット数のシフトを可能とするシフタ(20)と、シフト対象となるデータをそれぞれ格納した複数のレジスタ(R0 〜R3 )で構成されるレジスタ部(21)と、これらレジスタ部(21)と前記シフタ(20)との間に介在され、レジスタ(R0 〜R3 )のいずれかのレジスタを指定する信号が入力されるとともに、倍のデータ幅でのシフトを要求する信号が選択的に入力され、倍のデータ幅でのシフト要求時には、指定されたレジスタのデータとこの指定されたレジスタに予め定められた関係で関連付けられた他のレジスタのデータとを前記シフタ(20)の上位ビットと下位ビットにそれぞれ分けて入力させ、本来のデータ幅でのシフト時には、指定されたレジスタのデータを前記シフタ(20)の上位ビットと下位ビットにそれぞれ入力させるデータ制御手段(22)とを備えたことを特徴とする中央処理装置のデータシフト回路。

IPC (3件)：

G06F 5/01 ,  G06F 7/00 ,  G06F 9/315

FI (2件)：

G06F 7/00 103 S ,  G06F 9/30 340 D

引用特許：

審査官引用 (2件)

• 特開平2-197919
  
• 特開平2-294546