特許

J-GLOBAL ID：200903050476779602

半導体装置およびその製造方法

発明者： 百濃 寛之
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 児玉 俊英 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-356973
公開番号（公開出願番号）：特開2003-158190
出願日： 2001年11月22日
公開日（公表日）： 2003年05月30日
要約：

【要約】【課題】 MIM型容量素子の下部電極が配線層と同時形成され、上部電極と下部電極との間のリーク電流をゼロにして信頼性の高い半導体装置を簡易に製造する。【解決手段】 半導体基板上に第1の金属膜11、反射防止膜12、絶縁膜13および第2の金属膜14を順次成膜し、第2の金属膜14と絶縁膜13とをパターニングした後、反射防止膜12を用いて第1の金属膜11をパターニングし、配線層11aを形成すると共に、第2の金属膜(上部電極)14、絶縁膜(誘電体膜上層部分)13のパターンの下層に、反射防止膜(誘電体膜下層部分)12b、第1の金属膜(下部電極)11bのパターンを形成して、MIM型容量素子を得る。

請求項（抜粋）：

半導体基板上に、第1の金属膜から成る下部電極およびその上に誘電体膜を介して形成された第2の金属膜から成る上部電極で構成された容量素子と、上記第1の金属膜から成る配線層とを備えた半導体装置において、上記第1の金属膜上に上記配線層形成のための反射防止膜を備え、該反射防止膜を上記容量素子の上記誘電体膜に用いたことを特徴とする半導体装置。

IPC (4件)：

H01L 21/822 ,  H01L 21/3065 ,  H01L 21/3213 ,  H01L 27/04

FI (3件)：

H01L 27/04 C ,  H01L 21/88 C ,  H01L 21/302 J

Fターム (30件)：

5F004DB00 ,  5F004DB03 ,  5F004EA22 ,  5F004EA23 ,  5F004EB01 ,  5F004EB02 ,  5F004EB08 ,  5F033MM15 ,  5F033QQ04 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ39 ,  5F033RR04 ,  5F033RR08 ,  5F033SS15 ,  5F033TT02 ,  5F033VV10 ,  5F033XX00 ,  5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AC16 ,  5F038AC18 ,  5F038EZ15 ,  5F038EZ20