特許

J-GLOBAL ID：200903050502669853

入力切り換えPLL

発明者： 安井 哲也
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-229250
公開番号（公開出願番号）：特開平5-068183
出願日： 1991年09月10日
公開日（公表日）： 1993年03月19日
要約：

【要約】【目的】 映像信号の切り換えにPLLをもちいた回路および装置に関し、入力信号を切り換えてもPLLの再引き込みが起こらないようにし乱れのない映像を提供することを目的とする。【構成】 映像信号を1ライン遅延させる遅延部1と、現在と1ライン前の映像信号の水平同期信号を分離する同期分離部2a,2b と、現ラインと1ライン間の位相差間のクロック数をカウントする位相差検出部3と、該位相差検出部3のカウント結果と基準値との加算を行う加算器4と、該加算器4の出力を時間変換する時間変換器5と、前記遅延部1に連なる一方の同期分離部2bと時間変換器5の出力の比較を行い、該比較結果を前記位相差検出部3に加えて所定数のクロックを生成するPLL部6を設けるように構成する。

請求項（抜粋）：

入力する映像信号を1ライン遅延させる遅延部(1) と、現在の映像信号および前記遅延部(1) から出力する1ライン前の映像信号の中の水平同期信号を分離する同期分離部(2a,2b) と、該同期分離部(2a,2b) から出力する現ラインと1ライン前の水平同期信号との間の位相差を検出し、該位相差間のクロック数をカウントする位相差検出部(3)と、該位相差検出部(3) のカウント結果と所定の基準値との加算を行う加算器(4)と、該加算器(4) の加算結果を時間信号に変換する時間変換器(5)と、前記遅延部(1) に連なる一方の同期分離部(2b)からの水平同期信号と時間変換器(5) からの時間信号との比較を行い、該比較結果を前記位相差検出部(3) に加えて所定数のクロックを生成するPLL部(6) を設け、入力映像信号の切り換え時における周波数引き込みを行うことを特徴とした入力切り換えPLL。

IPC (3件)：

H04N 5/073 ,  H03L 7/06 ,  H04N 5/067